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J-GLOBAL ID：200902215832389844   整理番号：05A0668221

ネットワーク-オン-チップ相互接続アーキテクチャに関するパフォーマンス評価と設計トレードオフ

Performance Evaluation and Design Trade-Offs for Network-on-Chip Interconnect Architectures

著者 (5件)： PANDE Partha Pratim (Univ. British Columbia, BC, CAN) ,  GRECU Cristian (Univ. British Columbia, BC, CAN) ,  JONES Michael (Univ. British Columbia, BC, CAN) ,  IVANOV Andre (Univ. British Columbia, BC, CAN) ,  SALEH Resve (Univ. British Columbia, BC, CAN)
資料名： IEEE Transactions on Computers  (IEEE Transactions on Computers)
巻： 54  号： 8  ページ： 1025-1040  発行年： 2005年08月 
JST資料番号： C0233A  ISSN： 0018-9340  CODEN： ICTOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ネットワーク-オン-チップ(NoC)などの通信中心相互接続フ...

シソーラス用語： マイクロプロセッサ ,...
準シソーラス用語： システム-オン-チップ ,...

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分類 (2件)： 計算機網  (JC03000K) ,  入出力インタフェイス  (JC04040J)

タイトルに関連する用語 (5件)： 相互接続 ,  アーキテクチャ ,  パフォーマンス評価 ,  設計 ,  トレードオフ