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J-GLOBAL ID：200902216658729505   整理番号：06A0792677

周期比較器を用いたディジタル制御PLL

Digital Controlled PLL by Using Clock-Period Comparator

著者 (3件)： 牧原幸伸 (北大 大学院情報科学研究科) ,  池辺将之 (北大 大学院情報科学研究科) ,  佐野栄一 (北大 量子集積エレクトロニクス研セ)
資料名： 電子情報通信学会論文誌 C  (IEICE Transactions on Electronics (Japanese Edition))
巻： J89-C  号： 10  ページ： 666-668  発行年： 2006年10月01日 
JST資料番号： S0623C  ISSN： 1345-2827  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： ディジタル制御PLLに対して,周期比較器(CPC:Clock...

シソーラス用語： *位相同期ループ ,...
準シソーラス用語： PLL【信号】

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分類 (1件)： その他の電子回路  (NC05090X)

引用文献 (2件)：

• R. Bogdan, et al., “All-digital PLL and SM/EDGE transmitter in 90 nm CMOS,” 2005 IEEE ISSCC Digest of Technical Papers, pp. 316-317, Feb.2005.
• 川本高司, ほか, “シリアルATA用低雑音VCO,” 2005信学ソ大 (エレクトロニクス), C-12-26, Sept.2005.

タイトルに関連する用語 (4件)： 周期 ,  比較器 ,  ディジタル制御 ,  PLL