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J-GLOBAL ID：200902218092546931   整理番号：05A1051750

ナノ寸法CMOSの生産性向上のためのSRAMアレーの故障確率のモデル化と統計的設計

Modeling of Failure Probability and Statistical Design of SRAM Array for Yield Enhancement in Nanoscaled CMOS

著者 (3件)： MUKHOPADHYAY Saibal (Purdue Univ., IN, USA) ,  MAHMOODI Hamid (Purdue Univ., IN, USA) ,  ROY Kaushik (Purdue Univ., IN, USA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 24  号： 12  ページ： 1859-1880  発行年： 2005年12月 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： SRAMはセル内のトランジスタ素子の寸法やしきい値電圧が一致...

シソーラス用語： CMOS構造 ,...

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分類 (2件)： 半導体集積回路  (NC03162T) ,  電子・磁気・光学記録  (NC06020F)

タイトルに関連する用語 (8件)： ナノ寸法 ,  CMOS ,  生産性向上 ,  SRAMアレー ,  故障確率 ,  モデル化 ,  統計 ,  設計