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J-GLOBAL ID：200902223725462280   整理番号：08A0419275

90nmデジタルCMOSにおける65fJ/変換ステップ 0-50MS/s 0-0.7mW9電荷分割SAR ADC

A 65fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS

著者 (2件)： CRANINCKX Jan (IMEC, Leuven, BEL) ,  VAN DER PLAS Geert (IMEC, Leuven, BEL)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2007 Vol.1  ページ： 293-295  発行年： 2007年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 入力信号のサンプリングと,バイナリスケールフィードバックの両方にパッシブ電荷分割を使用するSARを提案した。入力はキャパシタ上でサンプリングされ,SARアルゴリズム中は結果が0に収斂するまで電荷は加減される。この電荷を加減するためにパッシブスイッチを使用するのである。90nm1P9M CMOSを用いた全チップ面積は12x1mm2で,ADCコアは400x200μm2である。50MS/sではチップは1V電源で0.7mAを引き出し,デジタル50%,コンパレータ35%,プレチャージ15%に分割される。想定したINL,DNLは0.6LSB以下である。良好な線形性にもかかわらず,低周波数入力信号SNDRは49dB(ENOB=7.8)である。20MS/sにおけるニアナイキスト入力ENOBは7.4に劣化し,消費電力290μWでFOM=65fJ/変換ステップである。

シソーラス用語： *AD変換器 ,  半導体プロセス
準シソーラス用語： CMOSプロセス ,  *SAR ADC

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (5件)： デジタル ,  CMOS ,  電荷 ,  SAR ,  ADC