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J-GLOBAL ID：200902227175157561   整理番号：09A0404763

90nmディジタルCMOSにおける820μW 9b 40MS/秒雑音耐性動的SAR ADC

An 820μW 9b 40MS/s Noise-Tolerant Dynamic-SAR ADC in 90nm Digital CMOS

著者 (6件)： GIANNINI Vito (IMEC, Leuven, BEL) ,  NUZZO Pierluigi (IMEC, Leuven, BEL) ,  CHIRONI Vincenzo (Univ. Salento, Lecce, ITA) ,  BASCHIROTTO Andrea (Univ. Salento, Lecce, ITA) ,  VAN DER PLAS Geert (IMEC, Leuven, BEL) ,  CRANINCKX Jan (IMEC, Leuven, BEL)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2008 Vol.1  ページ： 238-239,610  発行年： 2008年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 電池駆動機器の動向として,安価で電力効率のよいADCが求められている。そして中間分解能/中間帯域幅領域における高電力効率実現法として,SARアーキテクチャが提案されている。しかしほとんどのSAR ADCにおいてコンパレータが全体的性能を決定している場合,コンパレータの熱雑音は最大実現可能分解能を制限してしまう。本論文では探索アルゴリズムにおける効果的冗長性による,雑音耐性のある完全動的SAR ADC設計法につき報告した。本手法では,雑音プログラマブルコンパレータと低コストディジタル後処理を組み合わせたわずか一つの付加サイクルで,Nyquist帯域幅における目標ENOBを保証した。本システムは,時間インタリーブS/H,バイナリスケールキャパシタアレイ,弾力性のある再生コンパレータ,非同期SAR制御装置,誤り訂正論理回路で構成した。充電領域のサンプリング信号を処理する受動充電共有アーキテクチャにより,電力消費基準バッファの使用を避けることができた。

シソーラス用語： 雑音安定度 ,  *信号比較 ,  *AD変換器 ,  冗長性 ,  プログラマブルコントローラ ,  コンパレータ ,  原価低減 ,  Nyquist線図 ,  誤り訂正 ,  電力消費 ,  *ナノメータ加工 ,  *CMOS構造
準シソーラス用語： Nyquistダイアグラム ,  プログラマブル制御装置 ,  *雑音耐性 ,  低コスト化

分類 (3件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T) ,  雑音理論  (ND04020U)

タイトルに関連する用語 (6件)： ディジタル ,  CMOS ,  秒 ,  雑音耐性 ,  SAR ,  ADC