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J-GLOBAL ID：200902233171097238   整理番号：08A0733566

超低出力アプリケーション向きのサブ閾値ソース結合形論理回路

Subthreshold Source-Coupled Logic Circuits for Ultra-Low-Power Applications

著者 (4件)： TAJALLI Armin (Swiss Federal Inst. Technol. (EPFL), Lausanne, CHE) ,  BRAUER Elizabeth J. (Northern Arizona Univ., AZ, USA) ,  LEBLEBICI Yusuf (Swiss Federal Inst. Technol. (EPFL), Lausanne, CHE) ,  VITTOZ Eric (Swiss Federal Inst. Technol. (EPFL), Lausanne, CHE)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 43  号： 7  ページ： 1699-1710  発行年： 2008年07月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 超低出力デジタルコンポーネントとソース結合形論理(SCL)回路技術を用いたシステムについて,新規の実装アプローチを示した。本アプローチにより,SCL回路はウィークインバージョン(サブ閾値)条件で操作できるようになり,ドレインと基板の接触が短いような最小サイズのpMOSトランジスタは,ゲート制御で利用し,非常に大きい抵抗負荷の装置になる。電力消費と論理回路の操作周波数は,SCLゲートのテイルバイアス電流を変化させると線形的に小さくなるが,それを達成したのはサブ閾値のCMOS回路ではない。0.18μmのCMOS技術で計測した結果,300mVの電圧で各ゲートのテイルバイアス電流は10pAとなった。

シソーラス用語： 出力 ,  *閾値 ,  *論理回路 ,  逆転 ,  MOS構造 ,  ドレイン【半導体】 ,  抵抗 ,  電流 ,  半導体プロセス ,  ゲート【半導体】
準シソーラス用語： CMOSプロセス ,  PMOS構造 ,  *サブ閾値 ,  バイアス電流 ,  低出力

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： 低出力 ,  アプリケーション ,  サブ閾値 ,  ソース ,  論理回路