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J-GLOBAL ID：200902233780068953   整理番号：09A0584169

CMOSデバイスの微細化に伴う特性ばらつきの増大とその対策 4.製造ばらつきを考慮した自動設計手法

著者 (1件)： 築山修治 (中央大 理工)
資料名： 電子情報通信学会誌  (Journal of the Institute of Electronics, Information and Communication Engineers)
巻： 92  号： 6  ページ： 440-445  発行年： 2009年06月01日 
JST資料番号： F0019A  ISSN： 0913-5693  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 素子の微細化による製造ばらつきの増大に伴い,素子特性が同一チップ内においてもばらつくようになり,従来のばらつき対処法である最悪コーナでの動作を保証する手法では,マージンの重畳により,タイミング制約を満たす回路を設計することが困難な状況が生じている。これを解決するため,素子特性のばらつきを統計量として扱う統計的設計手法が注目されている。本稿では,大規模ディジタル回路の基本的なタイミング解析手法である静的遅延解析(STA:Static Timing Analysis)に統計的技法を導入した統計的STA(Statistical STA)の概要を中心に,統計的設計手法の動向と課題を概観する。(著者抄録)

シソーラス用語： CMOS構造 ,  精密化 ,  *製造 ,  自動設計 ,  *ディジタル集積回路 ,  分布関数 ,  *タイミング解析 ,  制約条件 ,  組合せ回路 ,  *遅延特性 ,  *統計解析 ,  MOS構造

分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (16件)：

• SRIVASTAVA, A. Statistical Analysis and Optimization for VLSI : Timing and Power. 2005
• BLAAUW, D. Statistical timing analysis : From basic principles to state of the art. IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 2008, 27, 4, 589-607
• CHANG, H. Statistical timing analysis under spatial correlations. IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 2005, 24, 9, 1467-1482
• OHKAWA, S. Analysis and characterization of device variations in an LSI chip using an integrated device matrix array. IEEE Trans. Semicond. Manuf. 2004, 17, 2, 155-165
• 関根智明. PERT・CPM. 1992

タイトルに関連する用語 (6件)： CMOS ,  微細化 ,  ばらつき ,  対策 ,  製造ばらつき ,  設計手法