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J-GLOBAL ID：200902234819545688   整理番号：09A0404313

ダイナミックソースフォロワー残留増幅器を用いた9.4ビット,50MS/s,1.44mWパイプラインAD変換器

A 9.4-bit, 50-MS/s, 1.44-mW Pipelined ADC Using Dynamic Source Follower Residue Amplification

著者 (3件)： HU Jason (Stanford Univ., CA, USA) ,  DOLEV Noam (Stanford Univ., CA, USA) ,  MURMANN Boris (Stanford Univ., CA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 44  号： 4  ページ： 1057-1066  発行年： 2009年04月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： AD変換器の電力小低減は,工業界および学会でも重要な課題である。種々の最適化技術が開発されているが,電力消費限界が損座くぃしている。それは,変換器アーキテクチャで使われる演算増幅器ベースのA級残留増幅器の固有の非効率動作のためである。本稿では,ダイナミックソースフォロワー残留増幅器を用いた低電力パイプラインAD変換器を提供した。提案した低電力パイプライン段は,従来演算増幅器ベースの中庸分解能設計に代わり低電力消費である。このAD変換器は,従来の最高レベルと同等の電力効率を示した。この9.4ビット,50MS/sAD変換器を90nm CMOSプロセスで作成した。その実測したSNDRは,49.2dB(7.9ENOB)であった。チップ面積は,0.123mm²で,入力容量は90fFであった。電力消費は,1.2Vにて1.44mWであった。

シソーラス用語： *AD変換器 ,  増幅器 ,  *パイプライン ,  *演算増幅器 ,  残留性 ,  分解能 ,  電力消費 ,  *電力効率 ,  半導体プロセス ,  雑音特性 ,  SN比
準シソーラス用語： CMOSプロセス ,  SNDR ,  チップ面積

分類 (2件)： AD・DA変換回路  (NC05080M) ,  エネルギー消費・省エネルギー  (LD01000B)

タイトルに関連する用語 (4件)： 残留 ,  増幅器 ,  4ビット ,  パイプラインAD変換器