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J-GLOBAL ID：200902246540612073   整理番号：07A0557152

クロック周期比較によるディジタル制御型PLLの評価

Evaluation of Digitally Controlled PLL by Clock-Period Comparison

著者 (3件)： MAKIHARA Yukinobu (Hokkaido Univ., Sapporo-shi, JPN) ,  IKEBE Masayuki (Hokkaido Univ., Sapporo-shi, JPN) ,  SANO Eiichi (Hokkaido Univ., Sapporo-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E90-C  号： 6  ページ： 1307-1310  発行年： 2007年06月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： ディジタル制御型位相同期ループ(PLL)へのクロック周期比較...

シソーラス用語： ディジタル制御 ,...

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分類 (1件)： その他の電子回路  (NC05090X)

引用文献 (7件)：

• PARMARTI, S. A wideband 2.4 GHz delta-sigma fractional-N PLL with 1-Mb/s in-loop modulation. IEEE J. Solid-State Circuits. 2004, 39, 1, 49-62
• BOGDAN, R. All-digital PLL and GSM/EDGE transmitter in 90 nm CMOS. IEEE International Digest of Technical Papers, Solid-State Circuits Conference, Feb. 2005. 2005, 48, 316-317
• RAMEZANI, M. Analysis of a half-rate bang-bang phase-locked-loop. IEEE Trans. Circuits Syst. II, Analog Digit. Signal Process. 2002, 49, 7, 505-509
• DA DALT, N. A design-oriented study of the nonlinear dynamics of digital bang-bang PLLs. IEEE Trans. Circuits Syst. I : Regular Papers. 2005, 52, 1, 21-31
• RONG-JYI, Y. A 155.52 Mbps-3.125 Gbps continuous-rate clock and data recovery circuit. IEEE J. Solid-State Circuits. 2006, 41, 6, 1380-1390

タイトルに関連する用語 (6件)： クロック ,  周期 ,  ディジタル ,  制御型 ,  PLL ,  評価