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J-GLOBAL ID：200902262317661424   整理番号：05A0522403

冗長二進法に基づく超高速・高精度・モジュール化剰余系

Super-high Speed, Accuracy, and Modularized Residue Number System based on Redundant Binary Representation

著者 (5件)： NAKAMURA Tsugio (Kokusai Junior Coll., Tokyo) ,  ABE Kazuhiro (Fujitsu LTD., Tokyo) ,  FUYUTSUME Narito (Tokyo Denki Univ., Chiba) ,  KASAHARA Hiroshi (Tokyo Denki Univ., Chiba) ,  TANAKA Teruo (Tokyo Denki Univ., Tokyo)
資料名： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
巻： 125  号： 6  ページ： 879-886  発行年： 2005年06月01日 
JST資料番号： S0810A  ISSN： 0385-4221  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： キーの精度を高めるため,パブリック・キー暗号系演算の特定なハ...

シソーラス用語： 冗長方式 ,...
準シソーラス用語： 二進法 ,...

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分類 (1件)： 数値計算  (JE02000J)

引用文献 (17件)：

• AVIZEINIS, A. Signed Digit Number Representations for Fast Parallel Arithmetic. IRE Trans. Electronic Comput. 1961, KC-10, 9, 389-400
• BIRNBAUM, H. M. How VSIA Answers the SOC Dilemma. IEEE Computer. 1999, Jun, 42-50
• NAKANO, E. Fast Asynchronous Nonrestoring Division with Signed Digit Representation. Technical Report of IEICE of Japan, April. 1999, ICD99-9, 21-28
• TAKAGI, N. A VLSI-Oriented High-Speed Divider Using Redundant Binary Representation. Trans. IEICE of Japan, D. 1984, J67, 4, 450-457
• ISHII, S. 2040-bit High-Speed Modulus Processor for Public Key Encryption. Trans. IEICE of Japan, D-I. 1999, J82, 4, 571-580

タイトルに関連する用語 (3件)： 冗長 ,  モジュール化 ,  剰余系