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J-GLOBAL ID：200902264376570052   整理番号：06A0194085

配線遅延を考慮したキャッシュメモリ高速化手法

Optimization Technique for Cache Memory Considering Wire Delay

著者 (3件)： 蛭田智則 (早稲田大 大学院理工学研究科) ,  増田渓介 (早稲田大 理工) ,  山名早人 (早稲田大 理工学術院)
資料名： 情報処理学会研究報告  (IPSJ SIG Technical Reports)
巻： 2006  号： 20(ARC-167 HPC-105)  ページ： 19-24  発行年： 2006年02月27日 
JST資料番号： Z0031B  ISSN： 0919-6072  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： マイクロプロセッサとメモリとの速度ギャップの増大により,高速...

シソーラス用語： *キャッシュメモリ ,...
準シソーラス用語： 配線遅延

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分類 (2件)： 記憶方式  (JC02040V) ,  計算機システム開発  (JD02010R)

引用文献 (8件)：

• HENNESSY, J. L. Computer Architecture : A Quantitative Approach. 2002
• KIM, Changkyu. An Adaptive, Nonuniform Cache Architectures for Wire-Delay Dominated On-Chip Caches. Proc. of the 10^<th> Int. Con. on Architectural Support for Programming Languages and Operating Systems, 2002. 2002
• 山本一郎. レイアウト設計1. SoC設計技術LSI. 2003
• LINDA, W. ITRS Overview, ITRS (International Technology Roadmap for Semicondoctors) Public Home Page. http://public.itrs.net. 2004
• CACTI. Western Research Laboratory-Compaq. http://research.compaq.com/wrl/people/jouppi/CACTI.html

タイトルに関連する用語 (4件)： 配線遅延 ,  キャッシュメモリ ,  高速化 ,  手法