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J-GLOBAL ID：200902266963239060   整理番号：09A0896700

異種メモリ技術を伴うハイブリッドキャッシュアーキテクチャ

Hybrid Cache Architecture with Disparate Memory Technologies

著者 (6件)： WU Xiaoxia (Pennsylvania State Univ., PA) ,  LI Jian (IBM Austin Res. Lab., TX) ,  ZHANG Lixin (IBM Austin Res. Lab., TX) ,  SPEIGHT Evan (IBM Austin Res. Lab., TX) ,  RAJAMONY Ram (IBM Austin Res. Lab., TX) ,  XIE Yuan (Pennsylvania State Univ., PA)
資料名： Computer Architecture News  (Computer Architecture News)
巻： 37  号： 3  ページ： 34-45  発行年： 2009年06月 
JST資料番号： H0799A  ISSN： 0163-5964  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： キャッシュ技術は,プロセッサ-メモリ間の速度ギャップの影響を緩和するための効率的なメカニズムである。しかし,マルチレベルSRAMベースのキャッシュ階層には領域要求,コア対キャッシュ均衡,電力消費,設計の複雑性の面で問題があり,埋め込みDRAM,相変化RAMなど他分野からの進歩が見られる。ハイブイッドキャッシュアーキテクチャ(HCA)設計を通じた各技術の最良特性の活用について,以下1)-4)などを提案した。1)シミュレーションと設計の方法:システム構成,作業負荷,設計方法,2)層間ハイブイッドキャッシュ,3)領域ベースHCA(RHCA):ハイブリッドL2(第二層)キャッシュ,RHCAの実験結果(単一スレッド・マルチスレッド性能,電力節約),感度解析,4)三次元ハイブイッドキャッシュスタッキング(3DHCA):性能と電力評価。多くの異なるHCAアーキテクチャを検討し,内部キャッシュデータ動作のためのハードウェア支援とHCAキャッシュ内の電力消費管理の可能性を探求した。シミュレータを使用して,同じ領域制約の下で,基準三階層SRAMキャッシュ設計に対してLHCが幾何平均7%のIPC(プロセス間交信)改善,RHCAが12%の改善を示した。また二層3DHCA高密度メモリ技術は,同一チップフットプリント内で18%の改善を見た。さらに70%までの電力消費削減を達成した。

シソーラス用語： *キャッシュメモリ ,  *ハイブリッド方式 ,  *システムアーキテクチャ ,  SRAM ,  階層構造 ,  マルチプロセッサシステム ,  電力消費 ,  回路設計 ,  DRAM ,  プロセス間交信 ,  不揮発性メモリ ,  相転移 ,  MRAM ,  マルチスレッド ,  感度解析 ,  計算機シミュレーション ,  記憶構造 ,  PRAM【メモリ】 ,  計算機処理方式
準シソーラス用語： 埋込みDRAM ,  相変化メモリ

分類 (1件)： 記憶方式  (JC02040V)