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J-GLOBAL ID：200902268064045398   整理番号：08A0701368

ルータラインカード用パケットバッファの設計

Designing Packet Buffers for Router Linecards

著者 (3件)： IYER Sundar (Stanford Univ., CA, USA) ,  KOMPELLA Ramana Rao (Purdue Univ., IN, USA) ,  MCKEOWN Nick (Stanford Univ., CA, USA)
資料名： IEEE/ACM Transactions on Networking  (IEEE/ACM Transactions on Networking)
巻： 16  号： 3  ページ： 705-717  発行年： 2008年06月 
JST資料番号： W0507A  ISSN： 1063-6692  CODEN： IEANEP  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 輻輳時にパケットを保留するパケットバッファは,パケットスイッチとルータの中核である。パケットバッファの設計は以前は易しい仕事であったが,パケットのデータ速度がDRAMのアクセス時間より高速となる10Gbpsを超えると状況が異なってくる。別のメモリを使用すればよいが,SRAMは高価かつ消費電力が大きいため,SRAMとDRAMを階層化するキャッシュ方式が有望となる。しかしルータやスイッチでは,キャッシュミスはスループットを低下させ,パイプラインを損なうため許容できない。本論文は,ルータとスイッチではデータは常にFIFO待ち行列に蓄積されるという事実を活用し,すべての条件下でヒット率が100%のキャッシュを構築する方法を述べた。これを実現する,パイプラインありとなし,およびメモリの静的と動的割当てによる種々の方法を述べた。各場合に対し,キャッシュ容量の下限を示し,この下限を満たすか近似するアルゴリズムを提案した。

シソーラス用語： パケット ,  バッファメモリ ,  *ルータ【通信】 ,  パケット交換 ,  伝送速度 ,  DRAM ,  呼出時間 ,  SRAM ,  *キャッシュメモリ ,  スループット ,  パイプライン処理 ,  FIFO ,  待ち行列 ,  比率 ,  記憶割当 ,  記憶容量 ,  下限 ,  計算機アルゴリズム ,  記憶階層 ,  記憶制御
準シソーラス用語： データ速度 ,  キャッシュミス ,  キャッシュヒット率

分類 (2件)： 交換・交換機  (ND11020E) ,  記憶方式  (JC02040V)

タイトルに関連する用語 (2件)： パケットバッファ ,  設計