周波数収束速度と分解能を改善した分数N型PLL周波数シンセサイザ

KIMURA Takayuki; OIE Takahiro

文献

J-GLOBAL ID：200902270963512782 整理番号：09A0813165

周波数収束速度と分解能を改善した分数N型PLL周波数シンセサイザ

Fractional-N Type PLL Frequency Synthesizer with Improved Frequency Convergence Speed and Resolution

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資料名：
巻： 13 号： 4 ページ： 319-322 発行年： 2009年07月
JST資料番号： L3235A ISSN： 1342-6230 資料種別：逐次刊行物 (A)
記事区分：短報発行国：日本 (JPN) 言語：英語 (EN)

無線機におけるキャリア波合成と計測機器の基準周波数合成において,周波数合成の高精度化,高速化が必要になっている。通常,PLL周波数シンセサイザの周波数収束速度を増加するには基準周波数を高く設定する必要があるが,これにより整数N型PLL周波数シンセサイザでは周波数分解能が劣化する。ΔΣ分数N型PLL周波数シンセサイザはこの問題を解決する手段として用いられているが,収束の高速度化が実現されていない。ここでは,分数N型PLL周波数シンセサイザを提案し,周波数収束速度と分解能を改善した。このシンセサイザは分数分割比に対応する電荷量を近似する。このシンセサイザにより,出力周波数を基準周波数の分数倍に収束させることができ,周波数分解能を劣化させずに収束速度を改善できる。実験の結果,このシンセサイザの収束速度は通常の整数N型シンセサイザに比較して,基準周波数を4倍にすることにより3.27倍になることを示した。

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発振回路

引用文献 (6件)：

A. Lacaita, S. Levantino and C. Samori: Integrated Frequency Synthesizers for Wireless Systems, Cambridge University Press, 2007.
M. Hata and K. Furukawa eds.: How to Use a PLL-IC (in Japanese), Akiba Publisher, 1991.
M. Hagiwara and Y. Suzuki: Practical PLL Frequency Synthesizer (in Japanese), Sougo Dennshi Publisher, 1995.
T. Ozawa: Circuit Design Method of PLL Frequency Synthesizer (in Japanese), Sougo Dennshi Publisher, 1994.
H. M. Berlin: Design and Practical Circuit of PLL (in Japanese), MY. TECK, 1983.

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