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J-GLOBAL ID:200902282888202975   整理番号:08A0359820

100ps分解能を持つ微分遅延回路の設計

Design of a Differential Delay Circuit with 100ps Resolution
著者 (2件):
資料名:
巻: 13  号:ページ: 13-17  発行年: 2008年03月26日 
JST資料番号: L3016A  ISSN: 1342-3819  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 英語 (EN)
抄録/ポイント:
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本研究では100ピコ秒分解能を持つBOST(Build-Out-Self-Test)のためのディジタル制御微分遅延回路を提案した。本回路はHspiceシミュレーションによって1.8V電源下で500MHzの高速で作動し,ワイドレンジ演算で低静電容量を示した。また,対称的な立ち上がり/立ち下がり遅延演算を実行する。(翻訳著者抄録)
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分類 (2件):
分類
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その他の電子回路  ,  品質検査 
タイトルに関連する用語 (4件):
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