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J-GLOBAL ID：200902288719713179   整理番号：08A0441796

直列チップツーチップ通信のための90nm CMOSによる14mW 6.25Gb/sトランシーバ

A 14mW 6.25Gb/s Transceiver in 90nm CMOS for Serial Chip-to-Chip Communications

著者 (11件)： PALMER R. (Rambus, NC) ,  POULTON J. (Rambus, NC) ,  DALLY W.J. (Stanford Univ., CA) ,  EYLES J. (Rambus, NC) ,  FULLER A.M. (Rambus, NC) ,  GREER T. (Rambus, NC) ,  HOROWITZ M. (Stanford Univ., CA) ,  HOROWITZ M. (Rambus, CA) ,  KELLAM M. (Rambus, NC) ,  QUAN F. (Rambus, NC) ,  ZARKESHVARI F. (Rambus, NC)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2007 Vol.2  ページ： 566-568  発行年： 2007年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最近のシステム設計では,熱あるいは電池寿命要求による厳しい電力制限を受けている.電力対性能の最適化が重要になっている。チップツーチップリンクでは,ほぼ10mW/Gb/sの電力効率が報告されている。本稿では,デュアルゲート(1.9V,2.5V)90nm CMOSによる6.25Gb/s NRZトランシーバを提供した。その消費電力は,2.2mW/Gb/sで大きく電力効率を向上した。共有LC-PLLをもつ4個のトランシーバのテストチップを作成し,ワイヤボンディングドBGAに実装した。それにより,6.25Gb/sのリンク実験を行った。実測消費電力は,13.8mWであった。単一トランシーバのチップ面積はパッドを含めて0.307mm²であった。

シソーラス用語： *送受信機 ,  *CMOS構造 ,  半導体プロセス ,  *半導体チップ ,  システム設計 ,  電池 ,  寿命 ,  最適化 ,  *リンク ,  エネルギー効率 ,  ゲート【半導体】 ,  消費電力 ,  位相同期ループ ,  ワイヤボンディング ,  ICパッケージ ,  電力効率
準シソーラス用語： BGA ,  CMOSプロセス ,  PLL【信号】 ,  チップ【IC】 ,  デュアルゲート ,  *トランシーバ

分類 (1件)： 移動通信  (ND08030H)

タイトルに関連する用語 (3件)： 直列 ,  CMOS ,  トランシーバ