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J-GLOBAL ID：200902292998871673   整理番号：04A0816796

FPGAの配線アーキテクチャの部分的な低電圧化による低消費電力化

Low Power FPGA Using Partially Low Swing Routing Architecture

著者 (2件)： 松本洋平 (岡山大 大学院自然科学研究科) ,  正木亮 (岡山大 工)
資料名： 電子情報通信学会論文誌 A  (IEICE Transaction on Fundamentals of Electronics, Communications and Computer Sciences (Japan Edition))
巻： J87-A  号： 11  ページ： 1411-1418  発行年： 2004年11月01日 
JST資料番号： S0621A  ISSN： 0913-5707  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： FPGAの消費電力の約60%は配線において消費されるため,F...

シソーラス用語： *FPGA ,...

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分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (11件)：

• LI, F. Architecture evaluation for power-efficient FPGAs. Proc. FPGA'03. 2003, 175-184
• POON, K. A flexible power model for FPGAs. Proc. FPGA'02. 2002, 312-321
• SHANG, L. Dynamic power consumption in virtex-II FPGA family. Proc. FPGA'02. 2002, 156-164
• GEORGE, V. The design of a low energy FPGA. Proc. ISLPED, 1999. 1999, 188-193
• KUSSE, E. Low-energy embedded FPGA structures. Proc. ISLPED, 1998. 1998, 155-160

タイトルに関連する用語 (4件)： FPGA ,  アーキテクチャ ,  低電圧 ,  低消費電力化