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J-GLOBAL ID：200902294762170782   整理番号：08A1182571

高精度周期比較器を用いたループ特性に依存しないデジタル制御PLLの検討と試作

著者 (4件)： 牧原幸伸 (北大 大学院情報科学研究科) ,  池辺将之 (北大 大学院情報科学研究科) ,  本久順一 (北大 大学院情報科学研究科) ,  佐野栄一 (北大 量子集積エレクトロニクスセ)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 108  号： 253(ICD2008 59-87)  ページ： 165-170  発行年： 2008年10月15日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本研究では,周期比較方式を用いた位相同期回路(Phase Locked Loop:PLL)の新規アーキテクチャを提案する。周期比較器を導入する事により,ループ・フィルタの特性に依存しない位相ロック動作を確認することができた。通常,周期比較のみでは位相ロック動作は得られない。提案型PLLは厳密な周期の大小比較により,符号の変わる微小な周期差が位相差を制御し位相ロック動作が得られる。提案型PLLを0.25μm CMOSプロセスで回路設計し,その動作をシミュレーションで確認した。回路設計の際導入した,デジタル制御発振器の特性改善も行った。また動作確認のため試作を行い,測定により位相同期を確認した。(著者抄録)

シソーラス用語： *位相同期ループ ,  *ディジタル制御 ,  コンパレータ ,  回路設計 ,  位相同期 ,  CMOS構造 ,  発振器 ,  *MOS集積回路 ,  位相制御 ,  波形測定 ,  パルス発生器 ,  MOS構造

分類 (2件)： 発振回路  (NC05020Y) ,  半導体集積回路  (NC03162T)

引用文献 (3件)：

• BOGDAN, R. All-digital PLL and GSM/EDGE transmitter in 90nm CMOS. IEEE International Digest of Technical Papers, Solid-State Circuits Conference, Feb. 2005. 2005, 48, 316-317
• RONG-JYI, Y. A 155.52 mbps-3.125 gbps continuous-rate clock and data recovery circuit. IEEE Journal of Solid-State Circuits. 2006, 41, 6, 1380-1390
• KOKUBO, M. Spread-spectrum clock generator for serial ATA using fractional PLL controlled by Δ/* modulator with level shifter. IEEE International Solid-State Circuits Conference, Digest of Technical Papers., Feb. 2005. 2005, 48, 160-161

タイトルに関連する用語 (6件)： 周期 ,  比較器 ,  ループ ,  デジタル制御 ,  PLL ,  試作