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J-GLOBAL ID：200902295503512027   整理番号：08A0328882

統計的タイミング解析:基礎原理から現状まで

Statistical Timing Analysis: From Basic Principles to State of the Art

著者 (4件)： BLAAUW David (Univ. Michigan, MI, USA) ,  CHOPRA Kaviraj (Univ. Michigan, MI, USA) ,  SRIVASTAVA Ashish (Magma Design Automation, TX, USA) ,  SCHEFFER Lou (Cadence Design System, CA, USA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 27  号： 4  ページ： 589-607  発行年： 2008年04月 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 文献レビュー  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 従来,静的タイミング解析(STA)がVLSIチップ設計に使われてきた。しかしSTAの欠点はプロセスの微細化で顕著になってきたチップ内のばらつきを取り扱えない事であった。これを解決するモデリングとして統計的STA(SSTA)の手法が活発に検討されここ5年間に数百件の論文が発表されている。本論文では種々の視点からのタイミング解析技術をレビューしSSTAの課題にアプローチする。まずタイミングばらつき解析の要因をレビューし,1)モデリングと解析の誤差,2)製造ばらつき,3)動作環境のばらつきを取り上げた。このうち,1)および3)は通常ワーストケースのマージンとしてモデル化され,2)が統計的に扱われることを述べた。SSTAは主にこの2)製造ばらつきのタイミングに与える影響を正確に統計的な予測をすることを目指す手法である。現状のSSTAは空間相関,非正規分布ばらつき処理等に一定の技術的進歩は見られるが,解析手法にはまだ解決すべき課題が残されている。STAで一般的に扱われている配線遅延解析やカップリングノイズの解析のSSTAでの扱いが不明確であること,さらに解析結果の実験検証が不足していることである。しかし,実際の実験検証でSSTAでのかなりの性能歩留まりの改善が確認できれば,SSTAの採用は事実上保証されるであろう。

シソーラス用語： *超LSI ,  *回路設計 ,  *タイミング解析 ,  *統計解析 ,  半導体チップ ,  モデリング ,  誤差 ,  分散【variance】 ,  予測技法 ,  遅れ ,  配線 ,  雑音解析 ,  検証 ,  歩留り
準シソーラス用語： ばらつき ,  モデル化誤差 ,  モデル検証 ,  空間相関 ,  配線遅延

分類 (2件)： 集積回路一般  (NC03161C) ,  システム・制御理論一般  (IA02010H)

タイトルに関連する用語 (4件)： 統計的タイミング解析 ,  基礎 ,  原理 ,  現状