特許

J-GLOBAL ID：200903000060189469

不揮発性半導体記憶装置

発明者： 白田 理一郎 ,  百冨 正樹
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-060558
公開番号（公開出願番号）：特開平6-275800
出願日： 1993年03月19日
公開日（公表日）： 1994年09月30日
要約：

【要約】【目的】 2列のNANDセルで1本のビット線及び1つのドレインコンタクトを用いたものにおいて、メモリセルの誤書き込みが生じるのを未然に防止することができ、信頼性の向上をはかり得るEEPROMを提供すること。【構成】 浮遊ゲートと制御ゲートを有するメモリセルを直列に接続して構成された複数個のNANDセルと、これらのNANDセルの2つを1組とし、各組で一方側の各端部と同一のビット線BLとの間にそれぞれ接続された第1の選択トランジスタと、他方側の各端部とソース線SLとの間にそれぞれ接続された第2の選択トランジスタとを備えたEEPROMにおいて、第1及び第2の選択トランジスタは、それぞれE型トランジスタとD型トランジスタを直列に接続されて構成され、かつ同一組のNANDセルでE型トランジスタとD型トランジスタの配置が逆であることを特徴とする。

請求項（抜粋）：

電荷蓄積層と制御ゲートを有するメモリセルを複数個直列に接続して構成されたNANDセルが複数個配置され、これらのNANDセルの素子分離領域を挟んで隣り合う2つを1組とし、各組で一方側のNANDセルの各端部と前記1組で共有化したビット線との間にそれぞれ接続された第1の選択トランジスタと、他方側のNANDセルの各端部とソース線との間にそれぞれ接続された第2の選択トランジスタと具備してなり、同一組の第1の選択トランジスタの各ゲートは異なるゲート線に接続され、かつ同一組の第2の選択トランジスタの各ゲートは異なるゲート線に接続されていることを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

H01L 27/115 ,  G11C 16/06 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 309 A ,  H01L 29/78 371

引用特許：

審査官引用 (3件)

• 特開平2-117176
  
• 特開平2-074069
  
• 特開平2-061455