半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-096366
公開番号（公開出願番号）：特開平6-310934
出願日： 1993年04月23日
公開日（公表日）： 1994年11月04日
要約：

【要約】 (修正有)【目的】発振停止時のテスト時に、如何なるレベルの信号入力に対しても、電流の流出を防止し、中間レベルの発生を防止するとともに、ファンクションテストを行うことのできる半導体集積回路の発振回路を提供する。【構成】実施例は、インバータ1と、トランスファゲート2と、帰還抵抗を形成する抵抗3と、インバータを形成するPMOSトランジスタ5およびNMOSトランジスタ6と、電源電圧VDDより前記インバータを経由して接地点に流入する電流を制御するPMOSトランジスタ4およびNMOSトランジスタ7と、前記インバータの出力レベル不安定防止回路として作用するNMOSトランジスタ8と、インバータ9と、水晶発振子10とを備えて構成される。なお、節点Aおよび節点Bは、水晶発振子10の両端子を示している。

請求項（抜粋）：

所定のレベル信号を反転して出力する第1および第2のインバータと、前記第1のインバータの出力レベルと前記レベル信号とをゲート入力し、前記レベル信号のレベルを介して、導通状態または非導通状態に設定されるトランスファゲートと、ソースが電源に接続され、ゲートに入力される前記第2のインバータの出力レベルを介して電流を制御される第1のPMOSトランジスタと、ソースが前記第1のPMOSトランジスタのドレインに接続され、ゲートが帰還入力点に対応する節点Aに接続されて、ドレインが帰還出力点に対応する節点Bに接続される第2のPMOSトランジスタと、ドレインが前記第2のPMOSトランジスタのドレインに接続され、ゲートが前記節点Aに接続されて、前記第2のPMOSトランジスタとともにインバータを形成する第1のNMOSトランジスタと、ドレインが前記第1のNMOSトランジスタのソースに接続され、ソースが接地電位に接続されて、ゲートに入力される前記レベル信号を介して電流を制御される第2のNMOSトランジスタと、ドレインが前記節点Bに接続され、ソースが接地電位に接続されて、前記第2のインバータの出力レベルを介してオン状態またはオフ状態となる第3のNMOSトランジスタと、前記節点Aおよび節点Bの間に接続される水晶発振子と、前記節点Aおよび節点Bの間に接続される帰還回路において、前記トランスファゲートに直列に接続される帰還用抵抗と、を含む発振回路を形成することを特徴とする半導体集積回路。

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