特許

J-GLOBAL ID：200903000104720892

半導体記憶装置及びそのシステム装置

発明者： 作井 康司
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-045330
公開番号（公開出願番号）：特開2002-251884
出願日： 2001年02月21日
公開日（公表日）： 2002年09月06日
要約：

【要約】【課題】不揮発性メモリ専用の制御回路の一部を別チップとすることなく不揮発性メモリと揮発性メモリとを組み合わせた、実装密度の高い半導体記憶装置及びそのシステム装置を提供する。【解決手段】NAND型フラッシュメモリ等の不揮発性メモリと揮発性RAMとを組み合わせて携帯電話やメモリカード等に用いる半導体記憶装置及びそのシステム装置を開発する際、例えばECC回路、コントローラ回路、インターフェース回路等からなるNAND型フラッシュメモリ専用の制御回路の一部を揮発性RAMのチップ上に形成すれば、これらの制御回路の一部を別チップとする場合に比べて実装密度が大幅に向上するので、安価で携帯電話等の小型化に役立つ半導体記憶装置及びそのシステム装置を提供することが可能になる。

請求項（抜粋）：

第1の半導体メモリを搭載した第1の半導体チップ及び第2の半導体メモリを搭載した第2の半導体チップを備え、前記第1、第2の半導体チップを組み合わせて使用する半導体記憶装置及びそのシステム装置であって、前記第1の半導体チップ上に形成された前記第1の半導体メモリは、少なくとも第1のメモリセルアレイ及び前記第1のメモリセルアレイとの間で記憶データの授受を行う第1の周辺回路を備え、前記第2の半導体チップ上に形成された第2の半導体メモリは、少なくとも第2のメモリセルアレイ及び前記第2のメモリセルアレイとの間で記憶データの授受を行う第2の周辺回路を備え、かつ、前記第2の半導体メモリは、前記第1の半導体メモリを制御する制御回路の一部を前記第2の半導体チップ上に具備することを特徴とする半導体記憶装置及びそのシステム装置。

IPC (6件)：

G11C 16/02 ,  G11C 7/00 311 ,  G11C 11/41 ,  G11C 11/401 ,  G11C 16/04 ,  G11C 16/06

FI (10件)：

G11C 7/00 311 A ,  G11C 17/00 601 Z ,  G11C 11/34 Z ,  G11C 11/34 345 ,  G11C 11/34 371 Z ,  G11C 11/34 371 K ,  G11C 17/00 622 E ,  G11C 17/00 622 A ,  G11C 17/00 631 ,  G11C 17/00 639 C

Fターム (18件)：

5B015JJ31 ,  5B015KB91 ,  5B015PP06 ,  5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD00 ,  5B025AD13 ,  5B025AE00 ,  5M024AA70 ,  5M024BB27 ,  5M024DD90 ,  5M024GG20 ,  5M024KK33 ,  5M024LL20 ,  5M024PP01 ,  5M024PP05 ,  5M024QQ02

引用文献：

審査官引用 (2件)

• SuperHプロセッサ 第2版, 20000801, 第2版, P.22-51
• SuperHプロセッサ 第2版, 20000801, 第2版, P.22-51