特許
J-GLOBAL ID:200903000145118404

駆動回路

発明者:
出願人/特許権者:
代理人 (1件): 佐々木 聖孝
公報種別:公開公報
出願番号(国際出願番号):特願2000-187771
公開番号(公開出願番号):特開2002-006812
出願日: 2000年06月22日
公開日(公表日): 2002年01月11日
要約:
【要約】【課題】 オフセットの影響を簡単かつ効率的に補償または回避して出力信号の電圧を目標値である入力信号の電圧に正確に一致させるとともに、消費電流を大幅に低減すること。【解決手段】 電圧フォロア32Lは、各定電流源回路(58L,60L)にバイアス電圧VBnを供給されているときは、ソース型の電圧フォロアとして動作する。しかし、各定電流源回路(58L,60L)に対するバイアス電圧がVBnから電源電圧レベルのVssに変わると、各定電流源回路(58L,60L)はオフ状態となり、電流を流さなくなる。差動入力部44Lでは、定電流源回路58Lがオフすることで、出力端子(ノード)NLの電位がほぼ電源電圧Vddのレベルまで上昇する。これにより、出力部46Lでは、駆動トランジスタ62Lもオフ状態となる。
請求項(抜粋):
高入力インピーダンスと低出力インピーダンスを有し、入力端子と出力端子との間に増幅部を備え、前記出力端子に得られる出力信号の電圧を前記入力端子に入力される入力信号の電圧に一致させるように動作する駆動回路において、所定の電圧を有する入力信号が前記入力端子に入力されてから前記出力端子に得られる出力信号の電圧が前記所定電圧付近のレベルに到達する頃合に、前記入力端子と前記出力端子とを電気的に短絡させるとともに前記増幅部をオフにする駆動回路。
IPC (9件):
G09G 3/36 ,  G02F 1/133 550 ,  G02F 1/133 575 ,  G09G 3/20 611 ,  G09G 3/20 ,  G09G 3/20 623 ,  H03F 1/02 ,  H03F 3/34 ,  H03F 3/72
FI (9件):
G09G 3/36 ,  G02F 1/133 550 ,  G02F 1/133 575 ,  G09G 3/20 611 H ,  G09G 3/20 611 A ,  G09G 3/20 623 B ,  H03F 1/02 ,  H03F 3/34 A ,  H03F 3/72
Fターム (56件):
2H093NA51 ,  2H093NA61 ,  2H093NC03 ,  2H093NC15 ,  2H093NC16 ,  2H093NC24 ,  2H093NC26 ,  2H093NC34 ,  2H093ND09 ,  2H093ND17 ,  2H093ND39 ,  5C006AA22 ,  5C006BB16 ,  5C006BC13 ,  5C006BF25 ,  5C006FA22 ,  5C006FA47 ,  5C080AA10 ,  5C080BB05 ,  5C080CC03 ,  5C080DD05 ,  5C080DD26 ,  5C080EE29 ,  5C080FF11 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5J069AA03 ,  5J069AA51 ,  5J069CA36 ,  5J069FA18 ,  5J069HA01 ,  5J069HA38 ,  5J069TA01 ,  5J069TA02 ,  5J091AA03 ,  5J091AA51 ,  5J091CA13 ,  5J091CA36 ,  5J091FA18 ,  5J091HA01 ,  5J091HA38 ,  5J091MA05 ,  5J091TA01 ,  5J091TA02 ,  5J092AA03 ,  5J092AA51 ,  5J092CA13 ,  5J092CA36 ,  5J092FA18 ,  5J092GR02 ,  5J092HA01 ,  5J092HA38 ,  5J092MA05 ,  5J092TA01 ,  5J092TA02

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