特許
J-GLOBAL ID：200903000156764596
MOS型半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平7-302352
公開番号（公開出願番号）：特開平8-228002
出願日： 1995年11月21日
公開日（公表日）： 1996年09月03日
要約：
【要約】【課題】第一導電型の半導体基板の表面層に、方形の第二導電型チャネル領域、その中央部に高不純物濃度のウェル領域、表面層に第一導電型ソース領域、さらに表面上のMOS構造を備えたFETのセル構造のチャネル領域の角部へのアバランシェ電流の集中を防ぎ、耐圧、アバランシェ耐量を向上させる。【解決手段】セル構造の方形のチャネル領域一辺と隣接するチャネル領域の一辺とが連結するように配置する。例えば長方形のチャネル領域の短辺同士を連結することにより、チャネル領域の角のように突出した部分がなくなり、角部へのアバランシェ電流の集中がなくなるのでアバランシェ耐量が向上する。また、空乏層の曲率が小さくなって、耐圧が向上する。チャネル領域の連結部は不純物の横方向拡散で形成し、連結部の上には、細い多結晶シリコンを残して、隣接するセル構造のゲート電極を接続する。
請求項（抜粋）：
第一導電型半導体層の表面層に形成された第二導電型チャネル領域と、そのチャネル領域の表面層に形成された第一導電型ソース領域との少なくとも二辺が平行にして形成される四つの主辺を有する方形のセル構造の複数個を備えたものにおいて、一つの方形のセル構造のチャネル領域の一辺が、隣接するセル構造のチャネル領域の一辺と連結していることを特徴とするMOS型半導体装置。
FI (3件)：
H01L 29/78 301 W
, H01L 29/78 301 J
, H01L 29/78 652 E
