特許

J-GLOBAL ID：200903000160838758

多重化処理システムおよびメモリ同期制御方法

発明者： 江草 了一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平6-080214
公開番号（公開出願番号）：特開平7-287694
出願日： 1994年04月19日
公開日（公表日）： 1995年10月31日
要約：

【要約】【目的】 現用系処理装置が共有データ書込み中に障害となっても、待機系処理装置内で保持される共有データが破壊されることなく待機系処理装置を現用系処理装置に切り替える。【構成】 現用系処理装置1のCPU11は自系の記憶装置12と同時に待機系処理装置2のゲート回路23を経て待機系処理装置2のバッファ25に共有データを書込む。全共有データの書込み終えたらバッファ25内の終了フラグを“1”にする。CPU21はバッファ25の終了フラグを読み“1”であったら内容を読み出し、それまでに共有データの誤り検査符号を計算して異常がない場合バッファ制御部26に対し転送指示を出し、終了フラグを“0”にする。バッファ制御部26は転送指示を受け、バッファ25に蓄えられた共有データを記憶装置22に転送する。

請求項（抜粋）：

ある1台の処理装置が現用系のとき、他の処理装置が待機系となる複数台の処理装置からなり、各処理装置は、装置全体の制御を行なうCPUと、記憶装置と、前記CPUおよび記憶装置とデータバス、アドレスバスおよび制御信号で接続され、アドレスおよびデータが蓄えられ、書込み終了フラグを持つバッファと、前記CPUの指示により前記バッファに蓄えられているデータおよび該データと対となるアドレスを前記記憶装置に転送するバッファ制御部と、入力側が他処理装置のデータバス、アドレスバスおよび制御信号と接続され、出力側が前記バッファと接続されたゲート回路と、自処理装置が現用系のときは前記ゲート回路を閉じ、自処理装置が待機系のとき、前記ゲート回路を開くゲート制御回路を含む多重化システム。

引用特許：

審査官引用 (3件)

• 特開昭59-225473
  
• 特開平3-202935
  
• 特開平4-143841