特許

J-GLOBAL ID：200903000173268705

CMОSゲート回路、半導体集積回路、半導体集積回路搭載チップ、半導体デバイス及び論理処理装置

発明者： 近藤 員弘
出願人/特許権者： ソニー株式会社
代理人 (2件)： 角田 芳末 ,  磯山 弘信
公報種別：公開公報
出願番号（国際出願番号）：特願2003-287023
公開番号（公開出願番号）：特開2005-057542
出願日： 2003年08月05日
公開日（公表日）： 2005年03月03日
要約：

【課題】 構成簡単にして、しかも容易にオフリーク電流が低減化され得るCMОSゲート回路を得ること。【解決手段】 pチャネルMОSトランジスタ1、nチャネルMОSトランジスタ2のうち、例えばトランジスタ2に対して、これ自体がオフ状態におかれる間、トランジスタ2に印加される電圧が低減されるべく、トランジスタ2に直列接続された状態でトランジスタ2に同期して動作する電圧低減回路、具体的には、nチャネルMОSトランジスタ3とpチャネルMОSトランジスタ4とからなる並列接続体が設けられる場合、nMОS2のソース側電圧がグランドレベルからしきい値電圧Vth+α分だけ持ち上がる分だけ、nMОS2のソース・ドレイン間電圧が小さくなり、オフリーク電流の低減化が図れることになる。【選択図】 図1

請求項（抜粋）：

pチャネルMОSトランジスタ、nチャネルMОSトランジスタのうち、少なくとも何れか一方に対し、 該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が 設けられてなるCMОSゲート回路。

IPC (1件)：

H03K19/0948

FI (1件)：

H03K19/094 B

Fターム (11件)：

5J056AA03 ,  5J056AA37 ,  5J056AA39 ,  5J056BB17 ,  5J056BB49 ,  5J056CC21 ,  5J056CC25 ,  5J056DD13 ,  5J056DD29 ,  5J056EE12 ,  5J056KK01

引用特許：

出願人引用 (1件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願2000-185909   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社