数メガビット級ダイナミック・ランダム・アクセス・メモリー製造のための積層コンデンサセルを含むマスク数減少・多結晶シリコン分割CMOS工程

発明者： , , ,
出願人/特許権者：
代理人 (1件)：田澤博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-334962
公開番号（公開出願番号）：特開平5-259407
出願日： 1992年11月24日
公開日（公表日）： 1993年10月08日
要約：

【要約】 (修正有)【目的】積層セル型コンデンサ設計のCMOSダイナミック・ランダム・アクセス・メモリー製造のために少ない数のマスクセットを使用するようにした低コスト処理工程を提供する。【構成】多結晶シリコン分割技術によるN+およびP+ソース/ドレインマスキング層の排除多結晶シリコン分割法により剰余Pチャネルマスキング段階を追加することなく自己整列の打ち抜きおよび軽く拡散したドレイン(LDD)のインプラントによるNチャネル装置の最適化、底部セル極板で隔離された接点とアクセス・ゲート多結晶シリコンの間の緊密な間隔設定を可能にするようにアクセス・ゲート拡散部へ底部セル極板の半自己整列接点の使用、スペーサー酸化物のエッチング,アクセス・トランジスタ・ゲートのストレージ・ノード側から高濃度拡散Nチャネルソース/ドレインのインプランテーション排除、剰余マスキング段階の追加なしに実行された自己整列「ハイC」インプラントの使用等の処理を行う。

請求項（抜粋）：

スタック型コンデンサ・セルを含む多結晶シリコン分割CMOS型DRAM製造工程であって、上記工程はシリコンウエハを用いて開始し、(a)N井戸領域(15)を上記ウエハの幾つかの部分に生成する段階と、(b)P井戸領域(32)を上記ウエハの別の部分に生成する段階と、(c)フィールド酸化領域(71)およびこれに下接するチャネル停止領域(62)を生成する段階と、(d)露出したシリコン領域上にゲート誘電層(51)を生成する段階と、(e)段階(a)、(b)、(c)、(d)に続けて上記ウエハ表面に第1の多結晶シリコン層(91)を蒸着する段階と、(f)上記第1の多結晶シリコン層(91)に導電性を与える目的でこれに拡散を行なう段階と、(g)上記第1の多結晶シリコン層からNチャネルFETゲート(101)およびNチャネル相互接続(102)をパターン化しまたPチャネル領域内に上記第1の多結晶シリコン層の一部のエッチングされない領域を生成する段階と、(h)段階(g)に続けて第1の誘電性スペーサー層(111)を蒸着する段階と、(i)段階(h)に続けて軽く拡散したソース/ドレインのインプラント(112)を実行する段階と、(j)段階(i)に続けて第2の誘電性スペーサー層(121)を蒸着する段階と、(k)段階(j)に続けてマスキング段階を実行し、これによりストレージ・ノード接点領域(133)の上に接する第2のスペーサー層を露出させる段階と、(l)段階(k)に続けて上記第1と第2のスペーサー層(131)をエッチングして上記ストレージ・ノード接点領域を露出させる段階と、(m)段階(l)に続けて上記ウエハの表面上に第2の多結晶シリコン層(141)を蒸着する段階と、(n)上記第2の多結晶シリコン層(141)に導電性を付与する目的でこれに拡散を行なう段階と、(o)段階(n)に続けて上記第2の多結晶シリコン層から個々のストレージ・ノード極板(151)をパターン化する段階と、(p)段階(o)に続けてコンデンサ誘電層(152)を蒸着する段階と、(q)段階(p)に続けて第3の多結晶シリコン層(153)を蒸着する段階と、(r)上記第3の多結晶シリコン層(153)に導電性を付与する目的でこれに拡散を行なう段階と、(s)段階(r)に続けて上記第3の多結晶シリコン層(153)をパターン化してセル極板(161)を生成する段階と、(t)段階(s)に続けてエッチングを実行し、上記第3の多結晶シリコン層によって被覆されない全てのトランジスタ側壁の辺縁上にスペーサー(171)を生成しまたビットライン接点領域で基板を清掃する段階と、(u)段階(t)に続けてN+ソース/ドレインのインプラントを実行する段階と、(v)段階(u)に続けて上記第1の多結晶シリコン層のエッチングされていない広がり(103)からPチャネルのゲートおよび相互接続を決定し上記Nチャネル領域をブランケット蒸着するようになしたマスク(182)を用いてPチャネル・トランジスタ(181)とPチャネル相互接続をパターン化する段階と、(w)Pチャネル・ゲートおよび相互接続のパターン化に使用した上記マスクの除去より先にPチャネル・ソース/ドレインのインプラント(183)を実行する段階と、(x)段階(w)に続けて層間誘電層(192)を蒸着する段階と、(y)段階(x)に続けてマスキング段階を実行してビット線接点領域の上に接する上記層間誘電層(192)の部分を露出する段階と、(z)段階(y)に続けてビット線接点の開口部をエッチングする段階と、(aa)段階(z)に続けてビット線(201および202)の生成の段階と、(bb)段階(aa)に続けて少なくとも一つの保護層(203および204)を蒸着する段階を含むことを特徴とする工程。

IPC (2件)：

H01L 27/108 , H01L 27/092

FI (3件)：

H01L 27/10 325 Z , H01L 27/08 321 K , H01L 27/10 325 C

引用特許：

審査官引用 (2件)

特開昭62-046557
特開昭61-104656

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