特許
J-GLOBAL ID：200903000261905049
半導体装置のキャパシタ製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平9-026553
公開番号（公開出願番号）：特開平9-237879
出願日： 1997年02月10日
公開日（公表日）： 1997年09月09日
要約：
【要約】 (修正有)【課題】 セルアレー領域と周辺回路領域との段差を減少させることができる半導体装置のキャパシタ製造方法を提供する。【解決手段】 ストレージ電極140bを形成するためにコンタクトホールを含む層間絶縁膜の形成された半導体基板上110に導電膜を形成し、前記導電膜を選択的に食刻して溝を備える導電膜パターンを形成し、前記溝内に絶縁膜パターン144を形成し、前記絶縁膜パターン144の上部側壁を露出させる変形された導電膜パターンを形成し、前記絶縁膜パターンの上部側壁にスペーサ146を形成し、前記絶縁膜パターン144及びスペーサ146を食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極140bを形成する。本発明によれば、半導体装置におけるセルアレー領域と周辺回路領域との段差を減少させ、セルキャパシタンスを増大させることができる。
請求項（抜粋）：
半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成すると共に、層間絶縁膜パターンを形成する段階と、前段階の結果物の全面に前記コンタクトホールを埋め込む導電膜を形成する段階と、前記コンタクトホールの上部の導電膜を選択的に食刻して溝を備える導電膜パターンを形成する段階と、前記溝内に絶縁膜パターンを形成する段階と、前記絶縁膜パターンを食刻マスクとして前記導電膜パターンを所定の深さに食刻することにより、前記絶縁膜パターンの上部側壁を露出させる変形された導電膜パターンを形成する段階と、前記絶縁膜パターンの上部側壁にスペーサを形成する段階と、前記絶縁膜パターン及びスペーサを食刻マスクとして前記変形された導電膜パターンを食刻することにより、円筒状のストレージ電極を形成する段階と、前記絶縁膜パターン及びスペーサを湿式食刻工程で取り除く段階と、前段階の結果物上に誘電膜とプレート電極を順次に形成する段階とを含むことを特徴とする半導体装置のキャパシタ製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
