特許
J-GLOBAL ID：200903000280030444

SOIおよびHOT半導体装置上のLOCOSおよびその製造方法

発明者：
須藤 岳

須藤 岳 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-126262
公開番号（公開出願番号）：特開2007-318125
出願日： 2007年05月11日
公開日（公表日）： 2007年12月06日
要約：
【課題】N型FETには引っ張り応力、P型FETには圧縮応力を与えるSOI(シリコンオンインシュレータ)及びHOT(ハイブリッド配向技術)半導体装置上のLOCOS(選択酸化)及びその製造方法を提供する。【解決手段】 半導体装置は、絶縁層と、絶縁層上に配置された第1シリコン層と、絶縁層の上方で第1シリコン層内および第1シリコン層上に配置された電界効果型トランジスタ(FET)と、を含む。FETは、第1シリコン層内に埋め込まれ且つそれぞれが下に向って延びて絶縁層に物理的に接する第1、第2酸化シリコン領域によって相対する第1、第2の側において区切られた活性領域を有する。【選択図】なし
請求項（抜粋）：
絶縁層と、 前記絶縁層上に配置された第1シリコン層と、 前記絶縁層の上方で前記第1シリコン層内および前記第1シリコン層上に配置された電界効果型トランジスタ(FET)と、 を具備し、 前記FETは、前記第1シリコン層内に埋め込まれ且つそれぞれが下に向って延びて前記絶縁層に物理的に接する第1、第2酸化シリコン領域によって相対する第1、第2の側において区切られた活性領域を有する、 半導体装置。
IPC (6件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 29/786 ,  H01L 27/08 ,  H01L 21/76 ,  H01L 21/762
FI (7件)：
H01L27/08 321C ,  H01L29/78 613Z ,  H01L27/08 331E ,  H01L27/08 331A ,  H01L21/76 L ,  H01L21/76 D ,  H01L29/78 621
Fターム (35件)：
5F032AA01 ,  5F032AA13 ,  5F032AA35 ,  5F032AA44 ,  5F032CA16 ,  5F032CA20 ,  5F048AA04 ,  5F048AA08 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BA16 ,  5F048BA20 ,  5F048BB05 ,  5F048BD01 ,  5F048BG12 ,  5F048BG13 ,  5F048DA24 ,  5F110AA04 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE32 ,  5F110GG02 ,  5F110GG06 ,  5F110GG44 ,  5F110NN02 ,  5F110NN24 ,  5F110NN62 ,  5F110NN65 ,  5F110NN66 ,  5F110NN74 ,  5F110QQ02
引用特許：
審査官引用 (9件)
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