特許

J-GLOBAL ID：200903000337611376

ESD保護回路および半導体集積回路装置

発明者： 荒井 勝也 ,  甲上 歳浩
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-023443
公開番号（公開出願番号）：特開2002-231886
出願日： 2001年01月31日
公開日（公表日）： 2002年08月16日
要約：

【要約】【課題】 不要な電流を抑制できるESD保護回路を提供する。【解決手段】 PチャネルMOSトランジスタPT1は、電源線L1と電源線L2との間に接続される。PチャネルMOSトランジスタPT2は、電源線L1とPチャネルMOSトランジスタPT1のゲートとの間に接続され、電源線L2の電圧をゲートに受ける。PチャネルMOSトランジスタPT3は、PチャネルMOSトランジスタPT1のゲートと電源線L2との間に接続され、電源線L1の電圧をゲートに受ける。PチャネルMOSトランジスタPT1-PT3の基板は、PチャネルMOSトランジスタPT1のゲートに接続される。このESD保護回路ではいずれの場合にも電源線L1と電源線L2との間の電流経路がすべて遮断される。

請求項（抜粋）：

第1の電源電圧が供給される第1の電源線と第2の電源電圧が供給される第2の電源線との間に接続された第1のPチャネルMOSトランジスタと、前記第1の電源線と前記第1のPチャネルMOSトランジスタのゲートとの間に接続され、前記第2の電源線の電圧をゲートに受ける第2のPチャネルMOSトランジスタと、前記第1のPチャネルMOSトランジスタのゲートと前記第2の電源線との間に接続され、前記第1の電源線の電圧をゲートに受ける第3のPチャネルMOSトランジスタとを備え、前記第1のPチャネルMOSトランジスタの基板、前記第2のPチャネルMOSトランジスタの基板、および前記第3のPチャネルMOSトランジスタの基板は、前記第1のPチャネルMOSトランジスタのゲートに接続されることを特徴とするESD保護回路。

IPC (2件)：

H01L 27/04 ,  H01L 21/822

Fターム (4件)：

5F038BH07 ,  5F038BH13 ,  5F038CD02 ,  5F038EZ20