特許

J-GLOBAL ID：200903000339306333

デジタルデータ処理装置および方法

発明者： 塩本 祥司 ,  湯地 洋文 ,  太田 孝彰
出願人/特許権者： ソニー株式会社
代理人 (1件)： 稲本 義雄
公報種別：公開公報
出願番号（国際出願番号）：特願平7-026397
公開番号（公開出願番号）：特開平8-223034
出願日： 1995年02月15日
公開日（公表日）： 1996年08月30日
要約：

【要約】【目的】 PLL回路でクロックを生成する際に迅速に位相ロックさせる。【構成】 位相比較部321において、ビットストリーム中に含まれるSCRと、SCRが検出されたタイミングにおけるカウンタ314のカウント値の位相を比較する。その位相誤差を、位相比較部321において求め、その位相誤差に対応してVCO323を制御し、VCO323にSCRに同期したクロックを生成させる。位相比較部321においては、nのタイミングにおけるSCR(n)と、カウンタ314の値LTIME(n)との差(SCR(n)-LTIME(n))と、0のタイミングにおけるSCR(0)と、LTIME(0)との差(SCR(0)-LTIME(0))との差が許容値Aより大きいとき、そのときにおける位相誤差(SCR(n)-LTIME(n))を基準(0のタイミング)における位相誤差として設定する。

請求項（抜粋）：

デジタルデータを処理する基準となるクロックを生成するための時刻基準値を検出する検出手段と、所定の制御信号に対応して前記クロックを生成する生成手段と、前記生成手段が生成する前記クロックを計数する計数手段と、前記検出手段により前記時刻基準値が検出されたタイミングにおける前記計数手段の計数値を取得する取得手段と、前記生成手段を制御する前記制御信号を生成するために、前記検出手段により検出された前記時刻基準値と、前記取得手段により取得された前記計数値との位相を比較する比較手段と、を備えるデジタルデータ処理装置において、前記比較手段は、前記時刻基準値と計数値との差としての位相誤差と、所定の基準のタイミングにおける前記時刻基準値と計数値との差としての基準位相誤差との差としての差分位相誤差を、所定の許容差分位相誤差と比較する許容差分位相誤差比較手段と、前記許容差分位相誤差比較手段の比較結果に対応して、前記基準位相誤差をリセットし、そのときの前記位相誤差に設定するリセット手段とを備えることを特徴とするデジタルデータ処理装置。

IPC (3件)：

H03L 7/10 ,  H04L 7/00 ,  H04N 7/24

FI (3件)：

H03L 7/10 A ,  H04L 7/00 Z ,  H04N 7/13 Z