乗算器

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-158255
公開番号（公開出願番号）：特開平6-004271
出願日： 1992年06月17日
公開日（公表日）： 1994年01月14日
要約：

【要約】【目的】高速で乗算をハードウェア的に実行することのできる乗算器を提供することを目的とする。【構成】乗算器は、被乗数を保持するレジスタ回路(1a)と乗数を保持する乗数レジスタ回路(1b)と、この乗数の所定の下位ビットを2次のブースのアルゴリズムに従ってデコードする2次のブースデコーダ回路(3a)と、乗数の上位ビットを3次のブースアルゴリズムに従ってデコードする3次のブースデコーダ回路とを含む。加算器アレイ(5a)における2次のブースのアルゴリズムを利用する乗算操作と並列に3X生成回路(6)において被乗数の3倍数が生成される。この加算器アレイ(5a)の出力は3X生成回路の出力と共に3次のブースのアルゴリズムに従って乗算動作を実行する加算器アレイ(5b)へ与えられる。3次のブースのアルゴリズムに必要とされる被乗数の奇数倍データは2次のブースのアルゴリズムに従う乗算動作と並列に実行されるため、この3倍数生成に要する時間を見掛け上なくすことができる。

請求項（抜粋）：

複数ビットの乗数Yと被乗数Xとの乗算をブースアルゴリズムに従って実行する乗算器であって、前記乗数Yの所定数の下位ビットを2次のブースアルゴリズムに従ってデコードする第1のデコード手段と、前記乗数Yの残りの上位ビットを3次以上のブースアルゴリズムに従ってデコードする第2のデコード手段と、前記第1のデコード手段の出力と前記被乗数Xとから第1の部分積を生成する手段と、前記第2のデコード手段からの出力と前記被乗数Xとから第2の部分積を生成する手段と、前記第1の部分積と前記第2の部分積とから前記乗数Yと前記被乗数Xとの乗算結果を生成する手段とを備える、乗算器。

IPC (2件)：

G06F 7/52 310 , G06F 7/52

引用特許：

審査官引用 (3件)

特開平1-300338
特開平1-300338
特開平3-282619

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