特許

J-GLOBAL ID：200903000346460755

半導体装置及びその製造方法

発明者： 吉田 浩
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山口 邦夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-232660
公開番号（公開出願番号）：特開2003-045983
出願日： 2001年07月31日
公開日（公表日）： 2003年02月14日
要約：

【要約】【課題】 サーメット系抵抗材料を使用した抵抗素子と配線層との接触抵抗を低減できるようにすると共に、安定した抵抗値の精密微細薄膜高抵抗素子等を組み入れた半導体集積回路を構成できるようにする。【解決手段】 半導体基板11と、この半導体基板11上に設けられたSiO2膜12と、このSiO2膜12上の全面又は一部に設けられた薄膜抵抗層13と、薄膜抵抗層13上に選択的に形成された配線層17とを備え、この薄膜抵抗層13は抵抗素子R1として使用する抵抗素子領域A及びこの抵抗素子R1と配線層17とを接続する配線接続領域B1,B2を有しており、この配線接続領域B1,B2には抵抗素子領域A以外の薄膜抵抗層13上の配線層17の形成領域を全て含むものである。抵抗素子R1と配線層17との接触抵抗rを極めて低く抑えることができるので、高抵抗素子R1の抵抗値から接触抵抗rの影響を除くことができる。

請求項（抜粋）：

半導体基板と、前記半導体基板上に設けられた絶縁性の膜と、前記絶縁性の膜上の全面又は一部に設けられた薄膜抵抗層と、前記薄膜抵抗層上に選択的に形成された配線層とを備え、前記薄膜抵抗層は、抵抗素子として使用する抵抗素子領域及び該抵抗素子と前記配線層とを接続する配線接続領域を有しており、前記抵抗素子領域以外の薄膜抵抗層上の配線層の形成領域が前記配線接続領域となっていることを特徴とする半導体装置。

IPC (3件)：

H01L 21/822 ,  H01L 21/768 ,  H01L 27/04

FI (2件)：

H01L 27/04 P ,  H01L 21/90 A

Fターム (30件)：

5F033GG02 ,  5F033HH07 ,  5F033HH13 ,  5F033HH18 ,  5F033HH31 ,  5F033HH32 ,  5F033HH35 ,  5F033JJ01 ,  5F033JJ07 ,  5F033JJ13 ,  5F033JJ18 ,  5F033KK01 ,  5F033KK26 ,  5F033LL02 ,  5F033MM08 ,  5F033PP06 ,  5F033PP15 ,  5F033PP19 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033VV09 ,  5F033WW00 ,  5F033WW02 ,  5F033XX09 ,  5F038AR07 ,  5F038AR13 ,  5F038EZ20