特許
J-GLOBAL ID：200903000360484985
メモリセルにおいて3以上の状態の記憶及び検索を可能にするメモリシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
松井 光夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-370127
公開番号（公開出願番号）：特開平10-228781
出願日： 1997年12月24日
公開日（公表日）： 1998年08月25日
要約：
【要約】【課題】 メモリセルに3つ以上の論理状態を記憶及び検索できるようにする。【解決手段】 メモリセルにおいて3つ以上の論理状態を記憶可能とするメモリ回路。論理状態を追加して、更なる情報ビットを表すことができるので、本メモリ回路は、メモリセル当たりに記憶可能なビット数を増やすことが可能であり、それによって記憶密度が高まり、且つビット単価が低下する。開示されるメモリ回路は、メモリセルにおけるトランジスタを流れる電流を検出するように接続されたアナログ/デジタル変換器を備える。該電流は、トランジスタのゲートに記憶された電荷により決定される。該電流が、離散的な増分で検出されるようにすることによって、メモリセルニ記憶された電荷により1ビットよりも多い情報を表せる。付加的な増分を用いることは、回路における正確な記憶と検出を必要とする。一の実施形態において、論理状態の検索をより高い正確性で行うために、記憶回路において帰還手段を用いる。
請求項（抜粋）：
メモリセルであって、予め定められた電圧に結合された第1の端子、第2の端子およびゲートを有する記憶トランジスタ;前記第2の端子に接続された読取りトランジスタであって、読取り信号が活性化されているときに前記記憶トランジスタに電流を流すように構成された読取りトランジスタ;前記ゲートに接続された書込みトランジスタであって、書込み信号が活性化されているときに前記記憶トランジスタの前記ゲートに電荷を蓄えるように構成された書込みトランジスタ;を含むメモリセルと、アナログ/デジタル変換器であって、前記記憶トランジスタの両端の電圧を示す電圧値を検出するように接続され、且つ前記電圧値を少なくとも3つの異なるデジタル値の1つへと変換するように構成されたアナログ/デジタル変換器と、を備えたメモリ回路。
IPC (2件)：
FI (2件)：
G11C 11/34 381 A
, G11C 11/34 Z
