特許

J-GLOBAL ID：200903000400032284

半導体集積回路装置およびその製造方法

発明者： 浅野 勇 ,  榎本 裕之
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-336549
公開番号（公開出願番号）：特開平10-178160
出願日： 1996年12月17日
公開日（公表日）： 1998年06月30日
要約：

【要約】【課題】 COB構造のメモリセルを備えたDRAMにおいて、メモリセルを微細化し、同時にDRAMの高速動作を実現することのできる技術を提供する。【解決手段】 情報蓄積用容量素子の蓄積電極25とメモリセル選択用MISFETのn型半導体領域17とを接続する支柱状の多結晶シリコン膜16に対し、自己整合によってタングステン膜23および接着層22からなるビット線を形成し、また、ビット線上およびビット線の側壁の一部を比誘電率の低い酸化シリコン膜24および酸化シリコン膜20によってそれぞれ覆う。

請求項（抜粋）：

キャパシタがビットラインの上部に形成された構造のメモリセルを備えたDRAMを有する半導体集積回路装置であって、メモリセル選択用MISFETの一方の半導体領域に接続され、メモリセルの情報を直接周辺回路部のセンスアンプに伝えるビット線と、メモリセル選択用MISFETの他方の半導体領域と情報蓄積用容量素子の蓄積電極とを接続する支柱状電極とを有し、前記支柱状電極の側面の少なくとも一部が第1の絶縁膜によって覆われ、前記ビット線の側壁の少なくとも一部が第2の絶縁膜によって覆われ、前記ビット線が第3の絶縁膜によって覆われていることを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 681 B ,  H01L 27/10 621 B