特許
J-GLOBAL ID:200903000403111339

データ転送回路、半導体装置、及び携帯装置

発明者:
出願人/特許権者:
代理人 (1件): 上柳 雅誉 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-283979
公開番号(公開出願番号):特開2003-091411
出願日: 2001年09月18日
公開日(公表日): 2003年03月28日
要約:
【要約】【課題】 CPUのデータ送信時間を短縮することができるデータ転送回路等を提供する。【解決手段】 CPU21及びRAM22に接続するための第1バスインタフェース部41と、LCDドライバ30に接続するための第2バスインタフェース部42と、ディジタルカメラ等に接続するための第3バスインタフェース部43と、所定の記憶容量を有するFIFOバッファ45と、RAM22からの画像データの受信を第1バスインタフェース部41に指示し、ディジタルカメラ等からの画像データの受信を第3バスインタフェース部43に指示し、第1バスインタフェース部41又は第3バスインタフェース部43によって受信された画像データの格納をFIFOバッファ45に指示し、FIFOバッファ45に格納された画像データのLCDドライバ30への送信を第2バスインタフェース部42に指示する制御部44とを具備する。
請求項(抜粋):
第1のバスに接続するための第1のバスインタフェース部と、データを格納するデータ格納部と、第2のバスに接続するための第2のバスインタフェース部と、前記第1のバスを介してデータを受信するように前記第1のバスインタフェース部を制御し、前記第1のバスインタフェース部によって受信されたデータを格納するように前記データ格納部を制御し、前記データ格納部に格納されたデータを前記第2のバスを介して送信するように前記第2のバスインタフェース部を制御する制御部と、を具備するデータ転送回路。
IPC (8件):
G06F 3/153 336 ,  G06F 13/16 520 ,  G06F 13/36 310 ,  G09G 3/20 621 ,  G09G 3/20 633 ,  G09G 3/20 ,  G09G 3/20 680 ,  G09G 3/36
FI (10件):
G06F 3/153 336 A ,  G06F 13/16 520 C ,  G06F 13/36 310 C ,  G09G 3/20 621 D ,  G09G 3/20 633 P ,  G09G 3/20 633 U ,  G09G 3/20 680 S ,  G09G 3/20 680 T ,  G09G 3/20 680 V ,  G09G 3/36
Fターム (22件):
5B060MB03 ,  5B061GG02 ,  5B061PP00 ,  5B069BA04 ,  5B069LA15 ,  5C006AA11 ,  5C006AA22 ,  5C006AF41 ,  5C006BC16 ,  5C006BF09 ,  5C006BF15 ,  5C006BF24 ,  5C006FA13 ,  5C080AA10 ,  5C080BB05 ,  5C080CC03 ,  5C080DD08 ,  5C080FF08 ,  5C080FF09 ,  5C080JJ02 ,  5C080KK07 ,  5C080KK43
引用特許:
審査官引用 (1件)

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