特許

J-GLOBAL ID：200903000422136768

PCI読み取り/書き込み最適化回路およびその方法

発明者： スワループ、アデュスミリ
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-612831
公開番号（公開出願番号）：特表2002-542539
出願日： 2000年02月11日
公開日（公表日）： 2002年12月10日
要約：

【要約】本発明は、適当なトランザクションの順序付けを維持しながら、書き込み要求の着信に起因した、周辺装置相互接続(PCI)バスアーキテクチャでのペンディング状態の読み取りトランザクションの破棄を最小にするシステムおよび方法である。本発明の読み取り/書き込み最適化システムおよび方法は、書き込み要求を部分的に行ってその完成を抑止しながら、適当な条件の下でペンディング状態の読み取りトランザクションを処理し続けることで、読み取りパフォーマンスを最適化する。本発明の読み取り/書き込み最適化システムおよび方法の一実施形態では、ペンディング状態の読み取りトランザクションのアドレスが抑止された書き込みトランザクションのアドレスの範囲内にない場合、抑止された書き込みトランザクションのターゲットアドレスを追跡するかまたは格納することで、書き込みトランザクションは抑止される。

請求項（抜粋）：

ターゲットアドレスを格納するように構成された第1のアドレスレジスタと、 前記第1のアドレスレジスタに接続された書き込みアドレスレジスタと、ここで前記書き込みアドレスレジスタが、抑止された書き込みトランザクション中に前記ターゲットアドレスを格納するように構成されており、 前記第1のアドレスレジスタおよび前記書き込みアドレスレジスタに接続されたマルチプレクサと、ここで前記マルチプレクサが、前記第1のアドレスレジスタまたは前記書き込みアドレスレジスタ中のターゲットアドレスを転送するかどうかを選択するように構成されており、 前記マルチプレクサに接続された第2のアドレスレジスタと、ここで前記第2のアドレスレジスタが、前記マルチプレクサにより転送された前記ターゲットアドレスを格納するように構成されており、 前記マルチプレクサに接続されたPCIターゲット制御構成要素とを含んでなり、ここで前記PCIターゲット制御構成要素が、PCIプロトコルに従って通信動作を指示し、さらに前記マルチプレクサを介して前記第2のアドレスレジスタへの前記ターゲットアドレスのロードを制御するように構成されている、周辺装置相互接続(PCI)読み取り/書き込み最適化回路。

IPC (3件)：

G06F 13/36 310 ,  G06F 13/12 310 ,  G06F 13/38 310

FI (3件)：

G06F 13/36 310 F ,  G06F 13/12 310 J ,  G06F 13/38 310 B

Fターム (20件)：

5B014EA01 ,  5B014EB01 ,  5B014FB03 ,  5B014GA37 ,  5B014GA47 ,  5B014GC21 ,  5B014GD32 ,  5B014HB24 ,  5B061BA01 ,  5B061BA02 ,  5B061BB02 ,  5B061CC11 ,  5B061FF01 ,  5B061QQ02 ,  5B077AA18 ,  5B077AA41 ,  5B077BA02 ,  5B077DD02 ,  5B077DD05 ,  5B077DD22