特許

J-GLOBAL ID：200903000448183667

電荷結合素子の製造方法

発明者： 熊田 貴夫
出願人/特許権者： 新日本無線株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平11-258315
公開番号（公開出願番号）：特開2001-085662
出願日： 1999年09月13日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】 電極間ギャップのバラツキに起因する特性のバラツキの少ない電荷結合素子の製造方法を提供する。【解決手段】 電荷転送電極を形成する半導体基板表面に、少なくとの第1、第2の半導体層を備えた半導体基板上に、電荷転送電極の一部を構成する金属膜を形成し、この金属膜をエッチングマスクとして、第1の半導体層をエッチング除去し、第2の半導体層を露出させる。次に金属膜下の第1の半導体層の側壁の少なくとも電荷取り出し電極側の側壁をエッチングし、第1の半導体層上に金属膜が突出する構造を形成する。その後、電荷転送電極を構成する金属膜を蒸着する。この金属膜は、先に形成した突出部によって、半導体基板表面の鉛直方向から蒸着することができ、電極間ギャップを少なくすることができる。

請求項（抜粋）：

電荷注入電極と電荷取り出し電極の間の半導体基板上に、該半導体基板とショットキー接続する電荷転送電極を複数並置した電荷結合素子の製造方法において、第1の半導体層と第2の半導体層を備えた前記半導体基板を用意する工程と、前記第1の半導体層上に前記電荷転送電極の一部を構成する第1の金属膜を形成する工程と、該第1の金属膜をエッチングマスクとして使用し、前記第1の半導体を選択的に除去し、前記第2の半導体層を露出させる工程と、前記第1の半導体層の電荷注入電極側の側面をマスク膜で覆い、露出する電荷取り出し電極側の側面の前記第1の半導体層の一部をエッチング除去し、前記第1の金属膜を突出させる工程と、前記マスク膜を除去し、前記第2の半導体層上に前記電荷転送電極の一部を構成する第2の金属膜を形成する工程と、前記第1の金属膜および前記第2の金属膜に接続し、一のクロック電圧を印加する手段を形成する工程とを含むことを特徴とする電荷結合素子の製造方法。

IPC (4件)：

H01L 27/148 ,  H01L 29/762 ,  H01L 21/339 ,  H04N 5/335

FI (3件)：

H01L 27/14 B ,  H04N 5/335 U ,  H01L 29/76 301 A

Fターム (11件)：

4M118AA10 ,  4M118BA25 ,  4M118DA02 ,  4M118DA20 ,  4M118DA21 ,  4M118DB06 ,  4M118EA17 ,  5C024CA14 ,  5C024CA31 ,  5C024GA11 ,  5C024JA23