特許

J-GLOBAL ID：200903000458698533

半導体記憶装置

発明者： 竹内 祐司 ,  清水 和裕 ,  渡部 浩 ,  有留 誠一 ,  渡辺 寿治
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-007262
公開番号（公開出願番号）：特開平10-209406
出願日： 1997年01月20日
公開日（公表日）： 1998年08月07日
要約：

【要約】【課題】本発明の課題は、隣接するコンタクト相互の間隔を広げ、データ線の配線ショート、素子領域でのパンチスルー等を防止することにある。【解決手段】本発明は、それぞれ複数個のメモリセルトランジスタが接続される第1〜4のメモリセル列と、第1〜4のメモリセル列にそれぞれ対応して接続される第1〜4の選択トランジスタと、第1の選択トランジスタと第2の選択トランジスタをデータ線に接続する第1のコンタクトと、第3の選択トランジスタと第4の選択トランジスタをデータ線に接続する第2のコンタクトと、第1のコンタクトと第2の選択トランジスタ間に形成された第5の選択トランジスタと、第2のコンタクトと第3の選択トランジスタ間に形成された第6の選択トランジスタとを具備するものである。

請求項（抜粋）：

半導体基板上に形成されたメモリセルトランジスタが複数個接続されて構成される第1のメモリセル列と、前記第1のメモリセル列のドレイン側あるいはソース側のいずれか一方に接続された第1の選択トランジスタと、前記半導体基板上に形成されたメモリセルトランジスタが複数個接続されて構成される第2のメモリセル列と、前記第2のメモリセル列のドレイン側あるいはソース側のいずれか一方に接続された第2の選択トランジスタと、前記半導体基板上に形成されたメモリセルトランジスタが複数個接続されて構成される第3のメモリセル列と、前記第3のメモリセル列のドレイン側あるいはソース側のいずれか一方に接続された第3の選択トランジスタと、前記半導体基板上に形成されたメモリセルトランジスタが複数個接続されて構成される第4のメモリセル列と、前記第4のメモリセル列のドレイン側あるいはソース側のいずれか一方に接続された第4の選択トランジスタとを備え、前記第1の選択トランジスタおよび前記第2の選択トランジスタは、共有する第1のコンタクトを介してデータ線あるいはソース線に接続されて第1のメモリセルユニットを形成しており、前記第3の選択トランジスタおよび前記第4の選択トランジスタは、共有する第2のコンタクトを介してデータ線あるいはソース線に接続されて第2のメモリセルユニットを形成しており、前記第1の選択トランジスタおよび前記第3の選択トランジスタのゲート電極はともに第1の選択ゲート線に接続され、前記第2の選択トランジスタおよび前記第4の選択トランジスタのゲート電極はともに第2の選択ゲート線に接続され、前記各メモリセルユニットが素子分離領域を挟んで複数個配置され、前記第1の選択ゲート線および前記第2の選択ゲート線は素子分離領域を挟んだメモリセルユニットの選択トランジスタのゲート電極が相互に接続されるように配置されたメモリセルアレイを具備する半導体記憶装置において、前記第1の選択ゲート線と前記第2の選択ゲート線の間には第3のゲート線が配置されており、前記第1のコンタクトは前記第1の選択ゲート線と前記第3のゲート線との間に形成され、前記第2のコンタクトは前記第2の選択ゲート線と前記第3のゲート線との間に形成されていることを特徴とする半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 623 A ,  H01L 29/78 371