特許

J-GLOBAL ID：200903000462841421

半導体論理素子およびそれを用いた論理回路

発明者： 宮沢 芳宏
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-146940
公開番号（公開出願番号）：特開2000-340795
出願日： 1999年05月26日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】論理回路の素子数削減と面積縮小が可能な、可変しきい値素子の新しい用い方を提案する。【解決手段】基板に支持された半導体層と、互いに離れて形成されたソースおよびドレインと、当該ソースおよびドレイン間に位置する半導体層部分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成され互いに対向する第1および第2ゲートとを有する。第1および第2ゲートのしきい値は、単独でORゲートを構成させる場合、その少なくとも一方の電位が入力信号のハイレベルのときに当該素子が導通し双方の電位が入力信号のローレベルのときに非導通となるように、設定されている。単独でANDゲートを構成させる場合、両ゲート電位が入力信号のハイレベルのときに当該素子が導通し少なくとも一方の電位が入力信号のローレベルのときに非導通となるように、設定されている。その結果、論理回路の素子数が半減できる。

請求項（抜粋）：

基板に支持された半導体層と、当該半導体層内に互いに離れて形成されたソースおよびドレインと、当該ソースおよびドレイン間に位置する半導体層部分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成され互いに対向する第1および第2ゲートとを有する半導体論理素子であって、第1入力信号が印加される上記第1ゲートのしきい値および第2入力信号が印加される上記第2ゲートのしきい値は、第1および第2入力信号の少なくとも一方がハイレベルのときに当該半導体論理素子が導通し双方の入力信号がローレベルのときに当該半導体論理素子が非導通となるように、設定されている半導体論理素子。

IPC (3件)：

H01L 29/786 ,  H03K 19/0944 ,  H03K 19/20

FI (3件)：

H01L 29/78 617 N ,  H03K 19/20 ,  H03K 19/094 A

Fターム (41件)：

5F110AA04 ,  5F110AA06 ,  5F110AA08 ,  5F110AA18 ,  5F110BB04 ,  5F110CC02 ,  5F110DD13 ,  5F110EE05 ,  5F110EE09 ,  5F110EE22 ,  5F110EE28 ,  5F110EE30 ,  5F110FF02 ,  5F110FF04 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110NN04 ,  5F110NN23 ,  5F110QQ12 ,  5F110QQ17 ,  5F110QQ19 ,  5F110QQ30 ,  5J042AA10 ,  5J042BA19 ,  5J042CA09 ,  5J042CA22 ,  5J042CA23 ,  5J042DA01 ,  5J042DA06 ,  5J056AA03 ,  5J056BB49 ,  5J056BB52 ,  5J056BB57 ,  5J056CC00 ,  5J056DD13 ,  5J056DD28 ,  5J056EE11 ,  5J056FF09 ,  5J056GG14 ,  5J056KK02