特許

J-GLOBAL ID：200903000489829946

フィルタ回路

発明者： 福田 尚行
出願人/特許権者： シャープ株式会社
代理人 (1件)： 川口 義雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-278782
公開番号（公開出願番号）：特開平6-131456
出願日： 1992年10月16日
公開日（公表日）： 1994年05月13日
要約：

【要約】【目的】 システムが高価になるフレ-ムメモリや多数のラインメモリを用いないで、大きなタップ数のフィルタ回路を提供する。【構成】 図1のフィルタ回路は、入力端子301 から画像デ-タを第1ライン目から順に1画素ずつフィルタ演算部302 に入力する。フィルタ演算部302 はフィルタ係数メモリ107 から係数を読み出して該画素デ-タとフィルタ演算の一部を実行し、結果を中間結果メモリ304 に出力する。中間結果メモリ304 は1ライン分のフィルタ演算結果を格納する。次に、入力端子301 から第2ライン目を1画素ずつ順に入力する。フィルタ演算部302 はフィルタ係数メモリ107 の係数と該画素デ-タとの間でフィルタ演算の一部を実行する。次に中間結果メモリ304 から中間結果を1画素ずつ順に読みだし、該フィルタ演算結果と中間結果とを加算し中間結果を更新する。次に該中間結果を中間結果メモリ304 に格納する。フィルタ演算部は設定されたタップ数のフィルタ演算を終了すると出力端子305 から演算結果を出力する。

請求項（抜粋）：

第1の数のラインの画像デ-タに所定のフィルタ係数をそれぞれ掛け合わせて得られる演算結果を用いて前記第1の数のラインの画像デ-タを第2の数のラインの画像デ-タに変換するフィルタ回路であって、1つのラインの演算結果を格納する中間結果メモリと、他の1つのラインの演算結果と前記中間結果メモリの内容とを足し合わせる加算手段とを備えたことを特徴とするフィルタ回路。