特許

J-GLOBAL ID：200903000504144092

半導体記憶装置

発明者： 星田 哲司 ,  太田 明子
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-181185
公開番号（公開出願番号）：特開2001-014898
出願日： 1999年06月28日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 ダミービット線の不良を検出する能力が高い半導体記憶装置を提供する。【解決手段】 DRAMにおいて、トランスファーゲート14〜17で構成される切換回路は、通常動作時はダミービット線DBL0,DBL1をビット線電位VBLのラインに接続し、テストモード時はダミービット線DBL0,DBL1をパッド18に接続する。パッド18は、テスト電位VTを受ける。ダミービット線DBL0,DBL1とそれに隣接するビット線BL,/BLとの間に従来よりも大きな電圧を印加することができるので、不良検出能力が高くなる。

請求項（抜粋）：

テストモードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対と、最端のビット線に隣接して設けられたダミービット線とを含むメモリアレイ、アドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択し、そのメモリセルのデータの書込/読出を行なう書込/読出回路、および通常動作時は前記ダミービット線にビット線電位を与え、前記テストモード時は前記ビット線電位と異なるテスト電位を前記ダミービット線に与える切換回路を備える、半導体記憶装置。

IPC (3件)：

G11C 29/00 671 ,  G11C 11/409 ,  G11C 11/401

FI (3件)：

G11C 29/00 671 Z ,  G11C 11/34 353 F ,  G11C 11/34 371 A

Fターム (10件)：

5B024AA15 ,  5B024BA05 ,  5B024BA07 ,  5B024CA21 ,  5B024CA27 ,  5B024EA04 ,  5L106AA01 ,  5L106DD11 ,  5L106DD36 ,  5L106GG07