特許

J-GLOBAL ID：200903000507956373

半導体記憶装置

発明者： 蔭西 幸博 ,  高橋 和也
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-116619
公開番号（公開出願番号）：特開2000-311483
出願日： 1999年04月23日
公開日（公表日）： 2000年11月07日
要約：

【要約】【課題】 ランダムアクセス系(RAM)とシリアルアクセス系(SAM)を有するマルチポートメモリにおいて、RAMからSAMへのリード転送動作およびSAMからRAMへのライト転送動作を、プリチャージ期間を設定することなく連続して実行する。【解決手段】 2トランジスタ1キャパシタンス型メモリセルを用い、2系統のワード線WL0-1,WL0-2、ビット線BL0-1,XBL0-1,BL0-2,XBL0-2およびセンスアンプ32,39で構成される2系統のRAM系を設定し、1系統のRAM系とSAM系との間でリード転送動作またはライト転送動作が実行されている間に、もう1系統のRAM系においては、次の転送動作に備えてビット線のイコライズ・プリチャージ動作を並行して実行しておく。

請求項（抜粋）：

電荷蓄積用容量(Mc)と、第1のワード線(WL0-1)で制御されて前記電荷蓄積用容量(Mc)と第1のビット線(BL0-1)とを接続する第1のスイッチングトランジスタ(Qc01)と、第2のワード線(WL0-2)で制御されて前記電荷蓄積用容量(Mc)と第2のビット線(BL0-2)とを接続する第2のスイッチングトランジスタ(Qc02)とで構成される2トランジスタ1キャパシタ型のメモリセルと、前記第1のビット線(BL0-1)と相補型データを構成する第3のビット線(XBL0-1)と、前記第2のビット線(BL0-2)と相補型データを構成する第4のビット線(XBL0-2)と、前記第1のビット線(BL0-1)と前記第3のビット線(XBL0-1)とで構成される相補型データを増幅するための第1のセンスアンプ(32)と、前記第2のビット線(BL0-2)と前記第4のビット線(XBL0-2)とで構成される相補型データを増幅するための第2のセンスアンプ(39)と、前記第1のビット線(BL0-1)と前記第3のビット線(XBL0-1)とをイコライズ・プリチャージするための第1のイコライズ・プリチャージ回路(33)と、前記第2のビット線(BL0-2)と前記第4のビット線(XBL0-2)とをイコライズ・プリチャージするための第2のイコライズ・プリチャージ回路(40)と、前記第1のビット線(BL0-1)と前記第3のビット線(XBL0-1)とで構成される相補型データをランダムアクセスポート用データバス対(DQ,XDQ)に転送するための第1のコラム選択ゲート対(34)と、前記第2のビット線(BL0-2)と前記第4のビット線(XBL0-2)とで構成される相補型データを前記ランダムアクセスポート用データバス対(DQ,XDQ)に転送するための第2のコラム選択ゲート対(41)と、シリアルアクセス用データラッチ(36)と、前記第1のビット線(BL0-1)と前記第3のビット線(XBL0-1)とで構成される相補型データを前記シリアルアクセス用データラッチ(36)に転送するための第1のデータ転送ゲート対(35)と、前記第2のビット線(BL0-2)と前記第4のビット線(XBL0-2)とで構成される相補型データを前記シリアルアクセス用データラッチ(36)に転送するための第2のデータ転送ゲート対(42)と、前記第1のシリアルアクセス用データラッチ(36)の一対のデータ保持ノード(SL,XSL)をイコライズするためのイコライズ回路(37)と、前記シリアルアクセス用データラッチ(36)のデータをシリアルアクセスポート用データバス対(SDQ,XSDQ)に転送するための第1のシリアル選択ゲート対(38)とを備えた半導体記憶装置。

IPC (2件)：

G11C 11/401 ,  G11C 11/409

FI (2件)：

G11C 11/34 362 G ,  G11C 11/34 353 F

Fターム (6件)：

5B024AA15 ,  5B024BA05 ,  5B024BA07 ,  5B024BA29 ,  5B024CA07 ,  5B024CA18