特許
J-GLOBAL ID：200903000508463982
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-001454
公開番号（公開出願番号）：特開平6-204487
出願日： 1993年01月08日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】この発明は、セル面積を減少できる構造を有する単層導電膜構造の半導体記憶装置を提供しようとするものである。【構成】P型シリコン基板10と、基板10内に形成されたN型拡散層11-1と、基板10内にN型拡散層11-1と離隔して形成されたN型拡散層12と、N型拡散層11-1とN型拡散層12との間に設定されたチャネル領域13と、チャネル領域13上、N型拡散層11-1上およびN型拡散層12上それぞれにかけて絶縁層14を介して形成された浮遊ゲ-ト15とを具備し、N型拡散層11-1を浮遊ゲ-ト15に容量結合により電気的に接続したことを主要な特徴としている。この構成であると、浮遊ゲ-ト15と容量結合すべき領域がチャネル領域13に接するので、浮遊ゲ-ト15と容量結合すべき領域、即ち、制御ゲ-トとチャネル領域13とを分離するためのフィ-ルド酸化膜を形成する必要が無くなり、セル面積が減少する。
請求項（抜粋）：
第1導電型の半導体基板と、前記基板内に形成された第2導電型の第1の半導体領域と、前記基板内に前記第1の半導体領域と離隔して形成された第2の半導体領域と、前記第1の半導体領域と前記第2の半導体領域との間に設定されたチャネル領域と、前記チャネル領域上、前記第1の半導体領域上および前記第2の半導体領域上それぞれにかけて絶縁層を介して形成された電気的に浮遊状態の電荷蓄積層とを具備し、前記第1の半導体領域を前記電荷蓄積層に容量結合により電気的に接続したことを特徴とする半導体記憶装置。
IPC (2件)：
H01L 29/788
, H01L 29/792
