特許

J-GLOBAL ID：200903000567714174

半導体記憶装置

発明者： 伊東 英樹
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平4-205526
公開番号（公開出願番号）：特開平6-052683
出願日： 1992年07月31日
公開日（公表日）： 1994年02月25日
要約：

【要約】【目的】 従来のSRAMとDRAMの相互の欠点を補完し合うような構成にすることにより、高集積及び低消費電力化を図る。【構成】 メモリセル20-1を、転送用のNMOS21と、PMOS22a及びNMOS22bからなるデータ保持用のセルフラッチ回路22とで、構成している。書込み動作では、ビット線BLaに“1”または“0”を入力し、ワード線WL1を“H”にすると、メモリセル20-1内のNMMOS21がオンし、ビット線BLa上の“1”または“0”がノードN21へ入力され、NMOS22aまたはPMOS22bがオン,オフし、該ノードN21上の電位がセルフラッチ回路22に保持される。

請求項（抜粋）：

複数のビット線対及び複数のワード線の各交差箇所に接続されたメモリセルがマトリクス状に配列された半導体記憶装置において、前記メモリセルは、ソースとドレインのいずれか一方が前記ビット線に、いずれか他方がノードにそれぞれ接続され、ゲートが前記ワード線に接続された転送用のNチャネル型MOSトランジスタと、前記ノードに接続された情報保持用のセルフラッチ回路とを備え、前記セルフラッチ回路は、ソースとドレインのいずれか一方が正電源電位Vccに、いずれか他方とゲートが前記ノードに接続されたNチャネル型MOSトランジスタと、ソースとドレインのいずれか一方がグランドGNDまたは負電源電位Vbbに、いずれか他方とゲートが前記ノードに接続されたPチャネル型MOSトランジスタとで、構成したことを特徴とする半導体記憶装置。