特許

J-GLOBAL ID：200903000603433691

半導体装置及びその製造方法

発明者： 飯沼 俊彦 ,  水島 一郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-353498
公開番号（公開出願番号）：特開平11-186546
出願日： 1997年12月22日
公開日（公表日）： 1999年07月09日
要約：

【要約】【課題】エレベーティッドソース/ドレイン構造とサリサイドとを組み合わせたMOS型トランジスタ構造において、接合特性等の劣化を防止する。【解決手段】露出するn型拡散層106上に選択的に単結晶シリコン膜108a、及びシリコン膜108aのファセット面上に非単結晶シリコン108bを成長させる。全面にシリコン酸化膜109を堆積した後、CMP法を用いて側壁絶縁膜107に接する非単結晶シリコン膜108bが露出するまで研磨する(図1(d))。多結晶シリコン膜104上に残存するシリコン酸化膜105を除去した後、多結晶シリコン104及び選択成長したシリコン膜108をn型の導電型にするとともに、p型シリコン基板101の表面層にn+ 型拡散層110を形成する(図1(e))。多結晶シリコン膜104上及びシリコン膜108上にシリサイド膜111を自己整合的に形成する(図1(f))。

請求項（抜粋）：

シリコン基板上の素子分離用絶縁膜に囲まれた能動領域に形成されたMOSトランジスタと、前記MOSトランジスタのソース・ドレイン拡散層上に形成されたシリサイド膜とを具備してなる半導体装置であって、前記能動領域を囲む素子分離用絶縁膜上に絶縁膜が形成され、前記シリサイド膜は前記素子分離用絶縁膜に接していないことを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/28 301

FI (3件)：

H01L 29/78 301 X ,  H01L 21/28 301 T ,  H01L 29/78 301 R