特許
J-GLOBAL ID：200903000613409934
仮想バックアノテーション装置
発明者：
出願人/特許権者：
代理人 (1件)：
田澤 博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-023454
公開番号（公開出願番号）：特開平6-215068
出願日： 1993年01月20日
公開日（公表日）： 1994年08月05日
要約：
【要約】【目的】 階層的な回路接続データより下位階層ブロックに対する、レイアウト方式を考慮し、仮想配線長を算出する階層仮想バックアノテーション装置を得る。【構成】 回路接続データよりレイアウト方式を選択するレイアウト選択手段S1と、レイアウトサイズを算出するレイアウトサイズ見積手段S2と、下位階層ブロック毎に条件を決定する配線長条件決定手段S3と、下位階層ブロック内のネット毎に仮想配線長を算出するとともに、該仮想配線長から全体回路に対する仮想配線長を算出する仮想配線長計算手段S4,S5とを備えたものである。
請求項（抜粋）：
階層的にレイアウト設計される半導体回路の回路接続データを下位階層及び上位階層ブロック毎に分別するレイアウト方式選択手段と、当該分別された回路接続データによって前記下位階層及び上位階層ブロックのレイアウトサイズを算出するレイアウトサイズ見積手段と、当該レイアウトサイズにより前記下位階層ブロック毎に仮想配線長を算出する仮想配線長条件を設定する条件設定手段と、前記分別された回路接続データと前記仮想配線長条件とを用いて、下位階層ブロックの仮想配線長を算出するとともに、該算出された仮想配線長から前記半導体の全体回路の仮想配線長を算出する仮想配線長計算手段とを備えた仮想バックアノテーション装置。
IPC (2件)：
G06F 15/60 370
, H01L 21/82
