特許

J-GLOBAL ID：200903000671598453

スキャンパス設計方法

発明者： 吉村 慎一 ,  瀬崎 朋久
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願2000-182369
公開番号（公開出願番号）：特開2002-009238
出願日： 2000年06月19日
公開日（公表日）： 2002年01月11日
要約：

【要約】【課題】 スキャンパスをもつ機能マクロが複数装備される半導体集積回路において、スキャンパスをもつ機能マクロのスキャンパスの接続経路の変更を行い、各スキャンパス長を均等化して、テスト時間の短縮をはかる。【解決手段】 スキャンパスをもつ各機能マクロ設計行程(ステップ79)において、スキャンパスを構成するフリップフロップ回路とフリップフロップ回路の間にセレクタ回路を挿入し(ステップ81)、スキャンパスをもつ複数の機能マクロを半導体集積回路に装備した(ステップ80)後、スキャンパス長を比較し(ステップ82)、スキャンパス長が短いスキャンパスのスキャンアウトをスキャンパス長が長いスキャンパスに挿入したセレクタ回路に入力して(ステップ83)、スキャンパスの長さを均等化し、同時にスキャンパステストを行った時のテスト時間を短縮する。

請求項（抜粋）：

少なくとも1つの最適化されたスキャンパスをもつ機能マクロを複数装備する半導体集積回路において、あらかじめ前記スキャンパスを構成するフリップフロップ回路の間にセレクタ回路を挿入する工程と、前記各機能マクロ間で前記スキャンパスの長さを最適化するために前記スキャンパスを構成するフリップフリップ回路数の差を調べる工程と、前記各機能マクロ間で前記スキャンパスの接続順序の変更を行う工程と、前記スキャンパスの接続順序の変更に使用する前記セレクタ回路を制御するためのデコーダ回路を挿入する工程とを備えたスキャンパス設計方法。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  G01R 31/28 ,  G06F 17/50 654

FI (3件)：

G06F 17/50 654 N ,  H01L 27/04 T ,  G01R 31/28 G

Fターム (15件)：

2G032AA00 ,  2G032AA04 ,  2G032AB01 ,  2G032AC10 ,  2G032AD06 ,  2G032AK16 ,  5B046AA08 ,  5B046BA03 ,  5B046BA06 ,  5F038DF11 ,  5F038DT06 ,  5F038DT10 ,  5F038DT15 ,  5F038EZ08 ,  5F038EZ20