特許

J-GLOBAL ID：200903000685147756

半導体装置および半導体装置の製造方法

発明者： 水野 達夫
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-327634
公開番号（公開出願番号）：特開平7-183514
出願日： 1993年12月24日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】素子の微細化に伴い前記MOS型トランジスタのサブスレッショルド特性を改善し、低電圧動作、低消費電流、高速かつ高信頼性の半導体装置およびその製造方法を提供する。【構成】素子分離領域とゲート領域を形成後、PウエルまたはNウェル領域をイオン打ち込み処理とアニール処理によりゲート電極下で浅く、その他の領域で深く形成する。【効果】ゲート空乏容量の減少によりサブスレッショルド特性が改善され、ジャンクションリーク電流が減少するため、高速かつ高信頼性の半導体装置が製造できる。また従来の半導体装置の製造方法に比べ製造工程数が削減することによりウエハプロセスのコストを削減できる。

請求項（抜粋）：

第1導電型不純物層を有する半導体基板表面にMOS型トランジスタを具備する半導体装置において、前記MOS型トランジスタのチャネル形成領域下の前記第1導電型不純物層が、前記MOS型トランジスタのソース、ドレイン拡散層下の前記第1導電型不純物層より基板縦方向において浅く形成されることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092

FI (3件)：

H01L 29/78 301 X ,  H01L 27/08 321 B ,  H01L 29/78 301 H

引用特許：

審査官引用 (4件)

• 特開平3-181136
  
• 特開平3-159270
  
• 特開平3-181136
  
• 特開平3-159270