特許
J-GLOBAL ID：200903000715947108

半導体装置の製造方法

発明者：
小澤 良夫

小澤 良夫 について

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齋田 繁彦

齋田 繁彦 について

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竹内 祐司

竹内 祐司 について

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斎藤 雅伸

斎藤 雅伸 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-256546
公開番号（公開出願番号）：特開2006-054475
出願日： 2005年09月05日
公開日（公表日）： 2006年02月23日
要約：
【課題】トンネル絶縁膜中の電荷トラップ発生量またはリーク電流発生量を低減できる不揮発性メモリセルの製造方法を実現すること。【解決手段】不揮発性メモリセルの製造方法は、シリコン基板1と、シリコン基板1の表面に設けられ、素子分離溝2を含む素子分離領域と、シリコン基板1上に設けられた不揮発性メモリセルであって、トンネル絶縁膜4と、浮遊ゲート電極5と、制御ゲート電極7と、電極間絶縁膜8とを含む不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、シリコン基板1上にトンネル絶縁膜4となる絶縁膜、浮遊ゲート電極5となる半導体膜を順次形成する工程と、前記半導体膜、前記絶縁膜およびシリコン基板1をエッチングして、素子分離溝2を形成する工程と、水蒸気雰囲気中で、浮遊ゲート電極5、トンネル絶縁膜4およびシリコン基板1をアニールする工程とを有する。【選択図】図2
請求項（抜粋）：
半導体基板と、 前記半導体基板の表面に設けられ、素子分離溝を含む素子分離領域と、 前記半導体基板上に設けられた不揮発性メモリセルであって、トンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含む不揮発性メモリセルと を具備してなる半導体装置の製造方法であって、 前記半導体基板上に前記トンネル絶縁膜となる絶縁膜、前記浮遊ゲート電極となる半導体膜を順次形成する工程と、 前記半導体膜、前記絶縁膜および前記半導体基板をエッチングして、前記素子分離溝を形成する工程と、 水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程と を有することを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/115 ,  H01L 21/76 ,  H01L 21/316
FI (5件)：
H01L29/78 371 ,  H01L27/10 434 ,  H01L21/76 L ,  H01L21/316 S ,  H01L21/316 P
Fターム (52件)：
5F032AA36 ,  5F032AA44 ,  5F032AA45 ,  5F032AA77 ,  5F032BA05 ,  5F032CA17 ,  5F032CA23 ,  5F032DA03 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA25 ,  5F032DA33 ,  5F032DA53 ,  5F032DA58 ,  5F032DA78 ,  5F058BA01 ,  5F058BC02 ,  5F058BD04 ,  5F058BF63 ,  5F058BH03 ,  5F058BJ01 ,  5F083EP04 ,  5F083EP23 ,  5F083EP42 ,  5F083EP44 ,  5F083EP56 ,  5F083ER21 ,  5F083GA06 ,  5F083GA19 ,  5F083JA05 ,  5F083JA19 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR07 ,  5F083PR12 ,  5F083PR15 ,  5F083PR21 ,  5F083PR33 ,  5F083PR40 ,  5F101BA12 ,  5F101BA23 ,  5F101BA29 ,  5F101BA34 ,  5F101BA36 ,  5F101BB05 ,  5F101BD12 ,  5F101BE07 ,  5F101BH02 ,  5F101BH03 ,  5F101BH16
引用特許：
出願人引用 (1件) 審査官引用 (7件)
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